臺積電日前(10/9)宣布，推出支援20奈米制程與CoWoS（Chip on Wafer on Substrate）技術的設計參考流程，展現(xiàn)了該公司在開放創(chuàng)新平臺（Open Innovation Platform, OIP）架構中支援20奈米與CoWoS技術的設計環(huán)境已準備就緒。

臺積電20奈米參考流程采用現(xiàn)行經(jīng)過驗證的設計流程協(xié)助客戶實現(xiàn)雙重曝影技術（Double Patterning Technology, DPT），藉由DPT所需知識的布局與配線（Place and Route）、時序（Timing）、實體驗證（Physical Verification）及可制造性設計（Design for Manufacturing, DFM），EDA廠商通過驗證的設計工具就能夠支援臺積電的20奈米制程，有助于降低設計的復雜度并且提供必要的準確性。

通過矽晶片驗證的CoWoS參考流程則能夠整合多晶片以支援高頻寬與低功耗應用，加速3D IC設計產品的上市時間，晶片設計業(yè)者亦受惠于能夠使用EDA廠商現(xiàn)有的成熟設計工具進行設計。

臺積電表示，20奈米參考流程實現(xiàn)雙重曝影的要素包括預先分色（pre-coloring）能力、新的電阻電容擷?。≧C Extraction）方法、雙重曝影技術簽核（Sign Off）、實體驗證、以及可制造性設計。此外，臺積公司與設計生態(tài)環(huán)境伙伴提供與雙重曝影技術相容的20奈米矽智財設計，加速客戶采用20奈米制程。

至于新的CoWoS參考流程僅對現(xiàn)行設計方法做最小的改變，使得3D IC的轉換能夠順利進行。該流程涵蓋了從金屬凸塊、金屬墊、中介層到C4凸塊之間進行布局與繞線時的管理；創(chuàng)新的凸塊組合結構；針對晶片之間高速連結所需的準確擷取與信號一致性分析；從晶片到封裝到系統(tǒng)的熱分析（Thermal Analysis）；以及晶片級（Die-level）與堆疊級（Stacking-level）測試所需的整合式三維積體電路測試方法。

臺積電強調，客制化設計參考流程能夠實現(xiàn)20奈米客制化布局之雙重曝影，提供20奈米制程所需的解決方案，包括與模擬器的直接連結以驗證電壓相關的設計法則檢查（ Voltage-dependent DRC）、整合布局依賴效應（LDE）解決方案、以及高介電金屬閘極（HKMG）技術的處理。

射頻參考設計套件則提供全新的高頻設計準則，包括60GHz射頻模型支援、以及高效能的電磁特性擷?。‥lectromagnetic Characterization），透過60GHz從前端至后端實作流程的范例與整合被動元件（Integrated Passive Device, IPD）的支援來協(xié)助客戶實現(xiàn)設計能力。