臺(tái)積電日前(10/9)宣布，推出支援20奈米制程與CoWoS（Chip on Wafer on Substrate）技術(shù)的設(shè)計(jì)參考流程，展現(xiàn)了該公司在開放創(chuàng)新平臺(tái)（Open Innovation Platform, OIP）架構(gòu)中支援20奈米與CoWoS技術(shù)的設(shè)計(jì)環(huán)境已準(zhǔn)備就緒。

臺(tái)積電20奈米參考流程采用現(xiàn)行經(jīng)過驗(yàn)證的設(shè)計(jì)流程協(xié)助客戶實(shí)現(xiàn)雙重曝影技術(shù)（Double Patterning Technology, DPT），藉由DPT所需知識(shí)的布局與配線（Place and Route）、時(shí)序（Timing）、實(shí)體驗(yàn)證（Physical Verification）及可制造性設(shè)計(jì)（Design for Manufacturing, DFM），EDA廠商通過驗(yàn)證的設(shè)計(jì)工具就能夠支援臺(tái)積電的20奈米制程，有助于降低設(shè)計(jì)的復(fù)雜度并且提供必要的準(zhǔn)確性。

通過矽晶片驗(yàn)證的CoWoS參考流程則能夠整合多晶片以支援高頻寬與低功耗應(yīng)用，加速3D IC設(shè)計(jì)產(chǎn)品的上市時(shí)間，晶片設(shè)計(jì)業(yè)者亦受惠于能夠使用EDA廠商現(xiàn)有的成熟設(shè)計(jì)工具進(jìn)行設(shè)計(jì)。

臺(tái)積電表示，20奈米參考流程實(shí)現(xiàn)雙重曝影的要素包括預(yù)先分色（pre-coloring）能力、新的電阻電容擷?。≧C Extraction）方法、雙重曝影技術(shù)簽核（Sign Off）、實(shí)體驗(yàn)證、以及可制造性設(shè)計(jì)。此外，臺(tái)積公司與設(shè)計(jì)生態(tài)環(huán)境伙伴提供與雙重曝影技術(shù)相容的20奈米矽智財(cái)設(shè)計(jì)，加速客戶采用20奈米制程。

至于新的CoWoS參考流程僅對(duì)現(xiàn)行設(shè)計(jì)方法做最小的改變，使得3D IC的轉(zhuǎn)換能夠順利進(jìn)行。該流程涵蓋了從金屬凸塊、金屬墊、中介層到C4凸塊之間進(jìn)行布局與繞線時(shí)的管理；創(chuàng)新的凸塊組合結(jié)構(gòu)；針對(duì)晶片之間高速連結(jié)所需的準(zhǔn)確擷取與信號(hào)一致性分析；從晶片到封裝到系統(tǒng)的熱分析（Thermal Analysis）；以及晶片級(jí)（Die-level）與堆疊級(jí)（Stacking-level）測(cè)試所需的整合式三維積體電路測(cè)試方法。

臺(tái)積電強(qiáng)調(diào)，客制化設(shè)計(jì)參考流程能夠?qū)崿F(xiàn)20奈米客制化布局之雙重曝影，提供20奈米制程所需的解決方案，包括與模擬器的直接連結(jié)以驗(yàn)證電壓相關(guān)的設(shè)計(jì)法則檢查（ Voltage-dependent DRC）、整合布局依賴效應(yīng)（LDE）解決方案、以及高介電金屬閘極（HKMG）技術(shù)的處理。

射頻參考設(shè)計(jì)套件則提供全新的高頻設(shè)計(jì)準(zhǔn)則，包括60GHz射頻模型支援、以及高效能的電磁特性擷?。‥lectromagnetic Characterization），透過60GHz從前端至后端實(shí)作流程的范例與整合被動(dòng)元件（Integrated Passive Device, IPD）的支援來協(xié)助客戶實(shí)現(xiàn)設(shè)計(jì)能力。