Globalfoundries 32nm gatefirst HKMG Llano產(chǎn)品工藝揭秘
[導(dǎo)讀]AMD 由Globalfoundries（以下簡稱GloFo）代工的Llano集顯處理器產(chǎn)品幾個(gè)月前終于在外界的一片猜測中正式面世了，這款產(chǎn)品采用的是 GloFo的SHP工藝進(jìn)行制作的，同時(shí)也是首款推出上市的，由代工廠生產(chǎn)的基于gate-first
AMD 由Globalfoundries（以下簡稱GloFo）代工的Llano集顯處理器產(chǎn)品幾個(gè)月前終于在外界的一片猜測中正式面世了，這款產(chǎn)品采用的是 GloFo的SHP工藝進(jìn)行制作的，同時(shí)也是首款推出上市的，由代工廠生產(chǎn)的基于gate-first HKMG工藝的芯片產(chǎn)品。
功能和性能方面，此前外界已經(jīng)有許多文章對其進(jìn)行了正面的品評，不過我們的任務(wù)則是分析其工藝和內(nèi)部組成細(xì)節(jié)。不過在分析這款產(chǎn)品時(shí)，我們竟然無法看出其中NMOS管和PMOS管之間柵堆疊結(jié)構(gòu)的明顯區(qū)別，這真是一個(gè)難解的謎團(tuán)。因?yàn)橐话愣?，NMOS管和PMOS管所需的功函數(shù)值必須有較大的區(qū)別，因此一般必須使用不同的功函數(shù)材料來制作兩種管子。
舉例而言，我們以前曾經(jīng)分析過同屬gatefirst HKMG工藝的松下Uniphier芯片產(chǎn)品，為了與PMOS管產(chǎn)生不同的功函數(shù)，其NMOS管使用了鑭為NMOS管的功函數(shù)調(diào)節(jié)材料。
圖1 松下的32nm HKMG晶體管(點(diǎn)擊查看大圖)
如圖1所示，Uniphier的金屬柵極結(jié)構(gòu)中，多晶硅材料底部使用了TiN金屬層，絕緣層部分，High-k層則位于氧化界面層上方。其NMOS管和PMOS管從外觀上看，并不存在明顯的結(jié)構(gòu)區(qū)別，不過進(jìn)一步分析柵極的細(xì)節(jié)，我們發(fā)現(xiàn)在NMOS管的TiN金屬柵極結(jié)構(gòu)中摻雜了微量的鑭材料，這樣便將NMOS管的功函數(shù)值調(diào)整到了需要的水平。
Llano同樣使用gatefirst HKMG工藝，同樣以TiN為金屬柵，但其它部分則與Uniphier有比較大的區(qū)別。圖2是Llano NMOS/PMOS管的縱剖對比圖，圖中可見其柵極結(jié)構(gòu)要比Uniphier更為復(fù)雜。
圖2 AMD/GloFo的32nm HKMG NMOS/PMOS晶體管(點(diǎn)擊查看大圖)
Llano的金屬柵中使用了雙應(yīng)力襯墊(Dual-stress liners)來為溝道施加應(yīng)變力。圖2可見，PMOS管(需要對溝道施加壓縮應(yīng)力)柵極上的氮化層厚度要比NMOS管(需要對溝道施加拉伸應(yīng)力)厚了一倍。另外，PMOS管中還采用了嵌入式SiGe的技術(shù)來對溝道施加壓縮應(yīng)力，而NMOS管中則應(yīng)用了應(yīng)力記憶技術(shù)(SMT: stress memorization)來對溝道施加拉伸應(yīng)力。再仔細(xì)對比一下，我們還可以發(fā)現(xiàn)，PMOS管中的SOI層厚度也比NMOS要稍微厚一些。
圖3是NMOS/PMOS管金屬柵結(jié)構(gòu)的細(xì)節(jié)對比圖片。圖中可見兩者的結(jié)構(gòu)基本相似，自上而下同樣是采用高度金屬化的多晶硅層--AlO勢壘層--TiN金屬柵層--鉿基high-k層--SiO過渡緩沖層--襯底的結(jié)構(gòu)。PMOS柵極中，AlO勢壘層的擴(kuò)散程度相對較高，以至于有一部分Al擴(kuò)散到了TiN金屬柵層中去。而NMOS的AlO勢壘層中則如我們所預(yù)料的那樣發(fā)現(xiàn)了砷材料的存在。不過PMOS/NMOS的結(jié)構(gòu)細(xì)節(jié)是基本相同的。
圖3 AMD/GloFo的晶體管柵極堆疊（點(diǎn)擊查看大圖）
那么就產(chǎn)生了一個(gè)問題：NMOS/PMOS如何產(chǎn)生不同的功函數(shù)值呢？為此，我們在分析過程中曾經(jīng)花了很多時(shí)間對Llano的金屬柵進(jìn)行了除鉿,硅，鈦等元素之外的摻雜雜質(zhì)材料的分析，希望能夠找到與松下Uniphier在NMOS的TiN金屬柵中摻雜鑭雜質(zhì)類似的情況，不過即使真的存在某種摻雜的雜質(zhì)，也由于摻雜的數(shù)量過小而最終沒有被我們檢測出來。另外一方面，雖然可以在PMOS中摻雜Al來調(diào)節(jié)功函數(shù)，但是要想形成有效的功函數(shù)調(diào)節(jié)功能，則一般也必須將Al添加到鉿/SiO層的界面處，以產(chǎn)生電偶極效應(yīng)，由此來調(diào)節(jié)功函數(shù)，但是目前為止我們并沒有在Llano的PMOS管中觀察到類似的結(jié)構(gòu)。
那么，PMOS管中厚度更大的SOI層就應(yīng)該是令NOS/PMOS功函數(shù)不同的唯一方法了。PMOS管中厚度更大的SOI層頂部實(shí)際上外延生長了一層SiGe層，這樣就可以將PMOS管的功函數(shù)以及Vt門限電壓調(diào)節(jié)到理想的水平，而沒有使用在high-k層摻雜金屬雜質(zhì)的方法。多年前舉辦的SEMATECH會(huì)議上，曾經(jīng)有人分析過這種技術(shù)。而作為該組織成員的AMD和IBM，當(dāng)然也得到了這種技術(shù)的細(xì)節(jié)數(shù)據(jù)。
這種技術(shù)的原理如圖4所示：襯底的價(jià)帶頂電位由于摻雜了Ge元素，加上溝道兩側(cè)采用了嵌入式SiGe技術(shù)的漏源極對溝道產(chǎn)生的壓縮應(yīng)力，以及PMOS柵頂?shù)瘧?yīng)力層對溝道產(chǎn)生的壓縮應(yīng)力，因此襯底的價(jià)帶頂電位相比硅襯底發(fā)生了變化。
圖4 疊加SiGe層溝道后的晶體管能帶圖
圖5中可見，SEMATECH會(huì)議的技術(shù)文件顯示了SiGe型溝道相比硅溝道的驅(qū)動(dòng)電流提升幅度，當(dāng)然SiGe層本身的應(yīng)力機(jī)制對驅(qū)動(dòng)電流就有很大的改善作用。
圖5 SiGe溝道器件驅(qū)動(dòng)電流性能改善圖
PMOS管的功函數(shù)調(diào)節(jié)之謎我們基本已經(jīng)解開，但是NMOS管的功函數(shù)調(diào)節(jié)問題則仍是一個(gè)謎，因?yàn)橐话阏J(rèn)為NMOS管的highk/SiO層界面處仍然需要摻雜金屬雜質(zhì)，而我們在實(shí)際分析中則沒有發(fā)現(xiàn)這種結(jié)構(gòu)。我們只看到在hingk層上設(shè)置的TiN層。而在Intel的產(chǎn)品中，他們位于high-k層上的TiN層是作為其PMOS管的功函數(shù)金屬層而存在的，這樣從表面上看，兩者都使用了TiN層來控制功函數(shù),那么為什么GloFo是在NMOS里用，而Intel卻是在PMOS里用呢？兩者的功函數(shù)調(diào)節(jié)作用難道不是一樣的嗎？追查SEMATECH會(huì)議的資料，我們才發(fā)現(xiàn)，同樣是TiN層，其功函數(shù)其實(shí)還可以通過改變該層的生長條件和厚度來改變，而這方面的改變足以實(shí)現(xiàn)管子的功函數(shù)在NMOS/PMOS之間調(diào)節(jié)。
實(shí)際上，SEMATECH會(huì)議上2005年以后發(fā)表的技術(shù)文件所述的TiN層功函數(shù)調(diào)節(jié)技術(shù)，與我們對Llano NMOS管的觀測結(jié)果是非常符合的。其NMOS管中的TiN層厚度約為2nm，而相比之下，Intel的PMOS管中則采用4nm TiN層--1nm Ta基層--2nm TiN層這種至上而下的結(jié)構(gòu)。圖6顯示，Intel PMOS管中在2nm TiN層上增加的這兩層材料完全具備將NMOS的功函數(shù)調(diào)節(jié)為適合于PMOS使用的功函數(shù)等級的能力。
圖6 左至右--單獨(dú)的TiN層；3.6nmTiN層上采用原子層淀積技術(shù)再淀積10nm厚TaN層；3.6nmTiN層上采用原子層淀積技術(shù)再淀積10nm厚TiN層的有效功函數(shù)對比(cyc縮寫表示的應(yīng)為原子層淀積的周期數(shù))[!--empirenews.page--]
實(shí)際上，幾年前我們可能就已經(jīng)接觸到了GloFo可能會(huì)在PMOS管的SOI層上增加一層SiGe層的線索，當(dāng)時(shí)在CICC會(huì)議的技術(shù)文件中，GloFo曾經(jīng)展示了一幅類似的圖片，當(dāng)然他們當(dāng)時(shí)并沒有明說出來。
圖7 GloFo當(dāng)年展示的試驗(yàn)型晶體管圖片
最后要強(qiáng)調(diào)的是，以上所有結(jié)論均基于我們的推斷，不過我們這些推斷的理論假設(shè)確實(shí)可以解釋最近推出的HKMG技術(shù)產(chǎn)品上所存在的區(qū)別。那么，IBM,三星及其它共有技術(shù)聯(lián)盟的成員會(huì)不會(huì)也使用類似的技術(shù)來制作產(chǎn)品呢？我們將拭目以待。
另補(bǔ)充：有關(guān)Intel 45nm gatelast工藝及臺(tái)積電gatelast HKMG工藝的細(xì)節(jié)，請參考本站此前的這篇文章。
CNBeta編譯
原文：CHIPWORKS
功能和性能方面，此前外界已經(jīng)有許多文章對其進(jìn)行了正面的品評，不過我們的任務(wù)則是分析其工藝和內(nèi)部組成細(xì)節(jié)。不過在分析這款產(chǎn)品時(shí)，我們竟然無法看出其中NMOS管和PMOS管之間柵堆疊結(jié)構(gòu)的明顯區(qū)別，這真是一個(gè)難解的謎團(tuán)。因?yàn)橐话愣?，NMOS管和PMOS管所需的功函數(shù)值必須有較大的區(qū)別，因此一般必須使用不同的功函數(shù)材料來制作兩種管子。
舉例而言，我們以前曾經(jīng)分析過同屬gatefirst HKMG工藝的松下Uniphier芯片產(chǎn)品，為了與PMOS管產(chǎn)生不同的功函數(shù)，其NMOS管使用了鑭為NMOS管的功函數(shù)調(diào)節(jié)材料。
圖1 松下的32nm HKMG晶體管(點(diǎn)擊查看大圖)
如圖1所示，Uniphier的金屬柵極結(jié)構(gòu)中，多晶硅材料底部使用了TiN金屬層，絕緣層部分，High-k層則位于氧化界面層上方。其NMOS管和PMOS管從外觀上看，并不存在明顯的結(jié)構(gòu)區(qū)別，不過進(jìn)一步分析柵極的細(xì)節(jié)，我們發(fā)現(xiàn)在NMOS管的TiN金屬柵極結(jié)構(gòu)中摻雜了微量的鑭材料，這樣便將NMOS管的功函數(shù)值調(diào)整到了需要的水平。
Llano同樣使用gatefirst HKMG工藝，同樣以TiN為金屬柵，但其它部分則與Uniphier有比較大的區(qū)別。圖2是Llano NMOS/PMOS管的縱剖對比圖，圖中可見其柵極結(jié)構(gòu)要比Uniphier更為復(fù)雜。
圖2 AMD/GloFo的32nm HKMG NMOS/PMOS晶體管(點(diǎn)擊查看大圖)
Llano的金屬柵中使用了雙應(yīng)力襯墊(Dual-stress liners)來為溝道施加應(yīng)變力。圖2可見，PMOS管(需要對溝道施加壓縮應(yīng)力)柵極上的氮化層厚度要比NMOS管(需要對溝道施加拉伸應(yīng)力)厚了一倍。另外，PMOS管中還采用了嵌入式SiGe的技術(shù)來對溝道施加壓縮應(yīng)力，而NMOS管中則應(yīng)用了應(yīng)力記憶技術(shù)(SMT: stress memorization)來對溝道施加拉伸應(yīng)力。再仔細(xì)對比一下，我們還可以發(fā)現(xiàn)，PMOS管中的SOI層厚度也比NMOS要稍微厚一些。
圖3是NMOS/PMOS管金屬柵結(jié)構(gòu)的細(xì)節(jié)對比圖片。圖中可見兩者的結(jié)構(gòu)基本相似，自上而下同樣是采用高度金屬化的多晶硅層--AlO勢壘層--TiN金屬柵層--鉿基high-k層--SiO過渡緩沖層--襯底的結(jié)構(gòu)。PMOS柵極中，AlO勢壘層的擴(kuò)散程度相對較高，以至于有一部分Al擴(kuò)散到了TiN金屬柵層中去。而NMOS的AlO勢壘層中則如我們所預(yù)料的那樣發(fā)現(xiàn)了砷材料的存在。不過PMOS/NMOS的結(jié)構(gòu)細(xì)節(jié)是基本相同的。
圖3 AMD/GloFo的晶體管柵極堆疊（點(diǎn)擊查看大圖）
那么就產(chǎn)生了一個(gè)問題：NMOS/PMOS如何產(chǎn)生不同的功函數(shù)值呢？為此，我們在分析過程中曾經(jīng)花了很多時(shí)間對Llano的金屬柵進(jìn)行了除鉿,硅，鈦等元素之外的摻雜雜質(zhì)材料的分析，希望能夠找到與松下Uniphier在NMOS的TiN金屬柵中摻雜鑭雜質(zhì)類似的情況，不過即使真的存在某種摻雜的雜質(zhì)，也由于摻雜的數(shù)量過小而最終沒有被我們檢測出來。另外一方面，雖然可以在PMOS中摻雜Al來調(diào)節(jié)功函數(shù)，但是要想形成有效的功函數(shù)調(diào)節(jié)功能，則一般也必須將Al添加到鉿/SiO層的界面處，以產(chǎn)生電偶極效應(yīng)，由此來調(diào)節(jié)功函數(shù)，但是目前為止我們并沒有在Llano的PMOS管中觀察到類似的結(jié)構(gòu)。
那么，PMOS管中厚度更大的SOI層就應(yīng)該是令NOS/PMOS功函數(shù)不同的唯一方法了。PMOS管中厚度更大的SOI層頂部實(shí)際上外延生長了一層SiGe層，這樣就可以將PMOS管的功函數(shù)以及Vt門限電壓調(diào)節(jié)到理想的水平，而沒有使用在high-k層摻雜金屬雜質(zhì)的方法。多年前舉辦的SEMATECH會(huì)議上，曾經(jīng)有人分析過這種技術(shù)。而作為該組織成員的AMD和IBM，當(dāng)然也得到了這種技術(shù)的細(xì)節(jié)數(shù)據(jù)。
這種技術(shù)的原理如圖4所示：襯底的價(jià)帶頂電位由于摻雜了Ge元素，加上溝道兩側(cè)采用了嵌入式SiGe技術(shù)的漏源極對溝道產(chǎn)生的壓縮應(yīng)力，以及PMOS柵頂?shù)瘧?yīng)力層對溝道產(chǎn)生的壓縮應(yīng)力，因此襯底的價(jià)帶頂電位相比硅襯底發(fā)生了變化。
圖4 疊加SiGe層溝道后的晶體管能帶圖
圖5中可見，SEMATECH會(huì)議的技術(shù)文件顯示了SiGe型溝道相比硅溝道的驅(qū)動(dòng)電流提升幅度，當(dāng)然SiGe層本身的應(yīng)力機(jī)制對驅(qū)動(dòng)電流就有很大的改善作用。
圖5 SiGe溝道器件驅(qū)動(dòng)電流性能改善圖
PMOS管的功函數(shù)調(diào)節(jié)之謎我們基本已經(jīng)解開，但是NMOS管的功函數(shù)調(diào)節(jié)問題則仍是一個(gè)謎，因?yàn)橐话阏J(rèn)為NMOS管的highk/SiO層界面處仍然需要摻雜金屬雜質(zhì)，而我們在實(shí)際分析中則沒有發(fā)現(xiàn)這種結(jié)構(gòu)。我們只看到在hingk層上設(shè)置的TiN層。而在Intel的產(chǎn)品中，他們位于high-k層上的TiN層是作為其PMOS管的功函數(shù)金屬層而存在的，這樣從表面上看，兩者都使用了TiN層來控制功函數(shù),那么為什么GloFo是在NMOS里用，而Intel卻是在PMOS里用呢？兩者的功函數(shù)調(diào)節(jié)作用難道不是一樣的嗎？追查SEMATECH會(huì)議的資料，我們才發(fā)現(xiàn)，同樣是TiN層，其功函數(shù)其實(shí)還可以通過改變該層的生長條件和厚度來改變，而這方面的改變足以實(shí)現(xiàn)管子的功函數(shù)在NMOS/PMOS之間調(diào)節(jié)。
實(shí)際上，SEMATECH會(huì)議上2005年以后發(fā)表的技術(shù)文件所述的TiN層功函數(shù)調(diào)節(jié)技術(shù)，與我們對Llano NMOS管的觀測結(jié)果是非常符合的。其NMOS管中的TiN層厚度約為2nm，而相比之下，Intel的PMOS管中則采用4nm TiN層--1nm Ta基層--2nm TiN層這種至上而下的結(jié)構(gòu)。圖6顯示，Intel PMOS管中在2nm TiN層上增加的這兩層材料完全具備將NMOS的功函數(shù)調(diào)節(jié)為適合于PMOS使用的功函數(shù)等級的能力。
圖6 左至右--單獨(dú)的TiN層；3.6nmTiN層上采用原子層淀積技術(shù)再淀積10nm厚TaN層；3.6nmTiN層上采用原子層淀積技術(shù)再淀積10nm厚TiN層的有效功函數(shù)對比(cyc縮寫表示的應(yīng)為原子層淀積的周期數(shù))[!--empirenews.page--]
實(shí)際上，幾年前我們可能就已經(jīng)接觸到了GloFo可能會(huì)在PMOS管的SOI層上增加一層SiGe層的線索，當(dāng)時(shí)在CICC會(huì)議的技術(shù)文件中，GloFo曾經(jīng)展示了一幅類似的圖片，當(dāng)然他們當(dāng)時(shí)并沒有明說出來。
圖7 GloFo當(dāng)年展示的試驗(yàn)型晶體管圖片
最后要強(qiáng)調(diào)的是，以上所有結(jié)論均基于我們的推斷，不過我們這些推斷的理論假設(shè)確實(shí)可以解釋最近推出的HKMG技術(shù)產(chǎn)品上所存在的區(qū)別。那么，IBM,三星及其它共有技術(shù)聯(lián)盟的成員會(huì)不會(huì)也使用類似的技術(shù)來制作產(chǎn)品呢？我們將拭目以待。
另補(bǔ)充：有關(guān)Intel 45nm gatelast工藝及臺(tái)積電gatelast HKMG工藝的細(xì)節(jié)，請參考本站此前的這篇文章。
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