臺積電布局行動市場再下一城，除與安謀國際(ARM)聯(lián)手透過最佳化28奈米新制程，打造出速度最快的應(yīng)用處理器外，亦持續(xù)厚植20、14奈米技術(shù)實(shí)力，提出矽中介板(Silicon Interposer)及銅柱導(dǎo)線直連(Bump on Trace)兩項(xiàng)封裝技術(shù)，可大幅縮減系統(tǒng)單晶片成本及尺寸，滿足行動裝置日益嚴(yán)苛的低功耗與輕薄設(shè)計(jì)需求。

臺積電董事長暨總執(zhí)行長張忠謀表示，三維(3D)IC將成時(shí)勢所趨，臺積電先進(jìn)的封裝技術(shù)將可滿足其設(shè)計(jì)需求。
臺積電董事長暨總執(zhí)行長張忠謀表示，臺積電與安謀國際長期合作甚篤，在40奈米ARM架構(gòu)處理器方面，臺積電更是最大的晶圓代工廠，而至于28奈米制程技術(shù)也已展現(xiàn)出領(lǐng)先全球的氣勢，并將原先28奈米高效能(HP)制程優(yōu)化至兼具高效能與低功耗特性的28奈米HPM制程，進(jìn)一步產(chǎn)出全球速度最快的ARM處理器。目前該款晶片的制程設(shè)計(jì)業(yè)已定案，將鎖定更低功耗且占位面積更小的行動裝置應(yīng)用處理器市場。

張忠謀指出，遵循摩爾定律(Moore’s Law)的步調(diào)，半導(dǎo)體的20、14奈米等先進(jìn)制程可望在2013～2015年邁開量產(chǎn)腳步。屆時(shí)，周邊封裝技術(shù)必須符合電晶體密度更高、整體IC尺寸大幅縮減的設(shè)計(jì)，因此，臺積電已著手布局前瞻性的技術(shù)，如可將八個(gè)動態(tài)隨機(jī)存取記憶體(DRAM)整合置入一個(gè)中央處理器(CPU)的矽中介板技術(shù)，讓原本需要九個(gè)封裝的設(shè)計(jì)，減少至一個(gè)，進(jìn)一步壓低資料傳輸?shù)墓募癝oC尺寸。

此外，臺積電獨(dú)特的銅柱導(dǎo)線直連封裝解決方案，亦已通過可靠性認(rèn)證。該技術(shù)可將大部分的圓型封裝拉長成橢圓形，讓整個(gè)封裝面積變窄，進(jìn)而以更高的密度來節(jié)省成本，同時(shí)縮小產(chǎn)品尺寸，對臺積電未來開拓行動裝置處理器業(yè)務(wù)而言，無疑再添一項(xiàng)利器。

另一方面，臺積電企業(yè)訊息處處長孫又文也透露，臺積電在BSI互補(bǔ)式金屬氧化物半導(dǎo)體影像感測器(CMOS Image Sensor)制程技術(shù)上亦有進(jìn)展，未來將可支援至1,600萬畫素，為智慧型手機(jī)、平板電腦的微型化鏡頭再添動能。

事實(shí)上，受到日震斷鏈危機(jī)造成客戶拉貨力道過猛，導(dǎo)致第二季庫存超量影響，第三季半導(dǎo)體景氣已明顯降溫，故包括臺積電、友達(dá)等大廠紛紛在先前舉辦的第二季法說會中，表示將以調(diào)控產(chǎn)能、出清存貨為主要策略因應(yīng)。也因此，臺積電遂將資本支出重心放在20、14奈米先進(jìn)制程技術(shù)，而暫緩產(chǎn)能步調(diào)，積極進(jìn)行庫存去化。