臺積電(2330)今(26)日宣布，已順利在開放創(chuàng)新平臺(Open Innovation PlatformTM)上，建構(gòu)完成28奈米設(shè)計生態(tài)環(huán)境，同時客戶采用開放創(chuàng)新平臺所規(guī)劃的28奈米新產(chǎn)品設(shè)計定案(tape out)數(shù)量已經(jīng)達(dá)到89個。此外，臺積電亦將于美國加州圣地牙哥舉行的年度設(shè)計自動化會議(DAC)中，發(fā)表包括設(shè)計參考流程12.0版(Reference Flow 12.0)、類比/混合訊號參考流程2.0版(Analog/Mixed Signal Reference Flow 2.0)等多項最新的客制化設(shè)計工具，強(qiáng)化既有的開放創(chuàng)新平臺設(shè)計生態(tài)環(huán)境。

臺積電指出，28奈米設(shè)計生態(tài)環(huán)境已準(zhǔn)備就緒，提供包括設(shè)計法則檢查(DRC)、布局與電路比較(LVS)及制程設(shè)計套件(PDK)的基礎(chǔ)輔助設(shè)計；在基礎(chǔ)矽智財方面有標(biāo)準(zhǔn)元件庫(standard cell libraries)及記憶體編譯器(memory compilers)；另外，此設(shè)計架構(gòu)亦提供USB、PCI與DDR/LPDDR等標(biāo)準(zhǔn)介面矽智財?？蛻艨山?jīng)由TSMC-online下載這些設(shè)計工具與套件。

臺積電表示，一直以來與電子設(shè)計自動化(EDA)夥伴在28奈米世代的合作相當(dāng)緊密，共同追求設(shè)計工具的一致性，改善設(shè)計結(jié)果。目前EDA主要領(lǐng)導(dǎo)廠商Cadence、Synopsys 與Mentor運用于28奈米晶片上的可制造性設(shè)計統(tǒng)一(United DFM)架構(gòu)便是一個很好的例子。

而臺積電參考流程12.0版新增加許多特色，可應(yīng)用于透過矽基板(silicon interposer)及矽穿孔(TSV)技術(shù)制造生產(chǎn)的2.5-D/3-D ICs、提高28奈米以模型為基礎(chǔ)模擬可制造性設(shè)計的速度。另外，此參考流程亦可運用在先進(jìn)電子系統(tǒng)階層設(shè)計(ESL)，整合臺積電的功率、效能及面積制程技術(shù)。

另外，此參考流程版本將首次呈現(xiàn)臺積電20奈米穿透式雙重曝影設(shè)計(Transparent Double Patterning)解決方案，持續(xù)累積在創(chuàng)新開放平臺架構(gòu)下20奈米的設(shè)計能力。另外，類比/混合訊號參考流程2.0版本提供先進(jìn)的多夥伴類比/混合訊號設(shè)計流程，協(xié)助處理復(fù)雜度與日俱增的28奈米制程效能與設(shè)計挑戰(zhàn)，并解決在高階可制造性設(shè)計(Superior DFM)與設(shè)計規(guī)范限制(RDR)間相容性及可靠性問題。