在最近召開的SPIE高級光刻技術會議上，記者了解到了更多有關Intel與EUV光刻技術方面的新動向，據了解，Intel將EUV光刻技術應用到大批 量生產的時間點將會遲于Intel推出14nm制程產品的時間點，而且按現在的發(fā)展趨勢來看，很可能連Intel的10nm制程都會趕不上！不過對其它芯 片代工廠以及內存芯片制造商而言，仍有可能趕在他們推出16/14nm制程產品時應用EUV光刻技術.

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資料：ASML去年在SPIE2010上公布的EUV光刻機發(fā)展路線圖

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在芯片廠商準備對某等級制程的芯片產品進行大量商業(yè)化生產之前，通常需要進行試產確保制程技術不出現問題，而在試產之前則必須確定所用的設計準則（design-rules (DR)所謂設計準則指的是由半導體廠商提供給芯片設計方的一系列制程技術參數，如最小線寬，最小線間間距等，芯片設計方可以將這種設計準則與自己設計的電路圖型進行比對，以確保制造時不會出現問題。 ）Intel在制程微縮方面一直走在世界前列，其32nm制程產品已經在量產投入，22nm制程產品則已經在小批試產，而14nm制程所用的設計準則則已經制定完畢（2013年將投入量產），預計10nm產品將在2015年實現量產。

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Sam Sivakumar

在尼康最近舉辦的LithoVision會展儀式上，Intel高管Sam Sivakumar透露稱其14nm制程產品的設計準則使用的是基于四重成像的193nm液浸式光刻技術 (193i-QP)，而其10nm制程節(jié)點(實際線寬為20nm，線節(jié)距40nm)所用的設計準則則會在2013年早些時候確定下來。他表示：“這樣一來，量產化的EUV光刻機恐怕很難趕在我們的10nm制程設計準則確定的時候出現.”雖然有可能出現EUV翻盤的情況，但這樣的可能性現在看來很小。Sivakumar稱：“如果想用上EUV光刻機我們需要重新設計制程的設計準則，因為要想把193nm液浸式光刻所用的設計準則套用到EUV光刻上顯然是不可能的?！?/p>

談到在22nm節(jié)點制程上分別應用EUV和193nm液浸式光刻技術（以下簡稱193i）的擁有成本(COO:Cost of Ownership)方面,日本東電電子公司(TEL)的Hidetami Yaegashi給出的數據則顯示193i+雙重成像（193i+DP）技術的應用成本要比產出量為150片/小時的EUV光刻機更少，相比60片/小時的EUV光刻機則會低上一半。

目前EUV光刻技術在光源，光阻有關的技術方面似乎遇到了很大的麻煩，EUV光刻機廠商似乎過分相信自己的實力了。

另一方面，在SPIE高級光刻技術會議召開不久，比利時的IMEC公司便宣布他們購買的ASML NXE3100 預產型EUV光刻機已經安裝完成，值得注意的是，IMEC的發(fā)言人表示明年EUV光刻機的產出量才有可能提升到60片/小時的水平。另外，他還表示NXE3100 EUV光刻機的雜散光缺陷(flare)比例僅為4%，比ASML先前的EUV alpha-demo-tool機型的8-10%有較大的改善。(由于雜散光缺陷所占的比例隨光波波長平方的倒數增長，而EUV光刻的光波波長極小，因此雜散光缺陷比例是EUV光刻機的重要技術指標之一。 )

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會上臺積電研發(fā)副總裁蔣尚義表示：“大多數人都覺得摩爾定律快要走到頭了，而我們未來十年內能否繼續(xù)沿著摩爾定律的路線走下去則要靠你們了！”最大的問題在財力支持方面，而不是技術上的。他解釋說：“在晶體管和互聯技術的開發(fā)方面，我們并不會遇到嚴重的障礙，而光刻方面的成本花費則會是今后10年內阻擋摩爾定律的最大障礙之一.”根據臺積電的成本分析數據顯示，在14nm節(jié)點及以上等級節(jié)點，產出量達100-150片/小時的EUV光刻工具其擁有成本可小于193i-DP光刻方案。

凸版光掩膜公司的副總裁Franklin Kalk在接受SemiMD網站記者采訪時則表示，光刻技術的發(fā)展會繼續(xù)實用主義路線，他比喻EUV光刻技術的發(fā)展狀況時，風趣地說：“我們坐的飛機不會摔在地上，我覺得我們可以安全著陸。不過我們也許需要一點反推力，這樣著陸時就不會偏離跑道。另外，我們可能會單輪著地，所以飛機在平穩(wěn)著陸前可能會蹦兩蹦...”

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