東京大學在半導體制造技術國際會議“2010 Symposium on VLSITechnology”上宣布，該公司與富士通微電子（現富士通半導體）、大日本印刷、富士通研究所以及迪思科（Disco）共同在厚度降至10μm以下的半導體晶圓上形成了強介電體存儲器（FeRAM）和CMOS邏輯電路，并證實在薄型化前后元件特性沒有發(fā)生大的變化（論文編號：10.1）。該研究的目的是利用在晶圓上層疊晶圓，即通過TSV（Through SiliconVia，硅貫通孔）進行三維連接的WoW（Wafer-on-Wafer）技術，安裝層疊100層的超大容量存儲器，將高度控制在2mm以內等。

東京大學等推進晶圓實現極薄化的主要目的是降低TSV的成本。原因是通過降低晶圓厚度，“可以縮短隨著TSV形成而需要的蝕刻和鍍層填充時間。從而降低形成TSV所需的工藝成本”（東京大學）。

此次在9μm厚的半導體晶圓上制成了FeRAM。在晶體管與金屬之間形成了PZT電容器。晶圓的薄型化過程首先通過背面研磨（BackGrind）技術從背面開始削薄，然后通過CMP進行表面處理。據東京大學介紹，在薄型化前后，PZT電容器的滯后特性幾乎沒有發(fā)生變化。

東京大學等還在更加薄的7μm厚半導體晶圓上形成了CMOS邏輯電路。據悉，關于特性易受外部應力影響的pMOS晶體管，在檢查導通電流和結漏電流時，未發(fā)現薄型化前后有明顯的變化。晶圓實現薄型化時，在背面研磨之后，利用可更仔細進行研磨的UPG（UltraPoligrind）技術進行了表面處理。

選擇UPG作為CMOS邏輯電路用晶圓表面處理方法的原因如下。雖然UPG可以比背面研磨更為仔細地進行研磨，不過與CMP和干拋光（DryPolish）相比，處理后的表面會變粗糙。也就是說，與CMP和干拋光相比，UPG的晶圓彎曲強度會變低。如果通過UPG進行表面處理的話，可在硅底板的背面以50μm左右的厚度形成非結晶層（缺陷層）。由于該非結晶層的存在，可以防止從研磨裝置等進入到硅底板內的銅等金屬到達晶體管通道附近。東京大學表示，“如果將銅等金屬吸引到晶體管通道中的話，就會出現閾值電壓發(fā)生改變等現象。我們希望避免出現該現象”。即使稍微犧牲一些彎曲強度，也要將晶體管特性放在優(yōu)先位置。（記者：大石 基之）