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臺(tái)積電推縮減尺寸標(biāo)準(zhǔn)組件數(shù)據(jù)庫，減少邏輯區(qū)塊15%面積

時(shí)間：2010-06-15 20:02:00

關(guān)鍵字：臺(tái)積電數(shù)據(jù)庫組件 INNOVATION

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[導(dǎo)讀]臺(tái)積電(2330)今（15）日宣布新推出縮減尺寸的標(biāo)準(zhǔn)組件數(shù)據(jù)庫，與目前的標(biāo)準(zhǔn)組件數(shù)據(jù)庫相較，能有效減少系統(tǒng)單芯片邏輯區(qū)塊15%的面積。這個(gè)組件數(shù)據(jù)庫適用于臺(tái)積公司 65奈米低耗電制程與現(xiàn)有的設(shè)計(jì)流程。縮減尺

臺(tái)積電(2330)今（15）日宣布新推出縮減尺寸的標(biāo)準(zhǔn)組件數(shù)據(jù)庫，與目前的標(biāo)準(zhǔn)組件數(shù)據(jù)庫相較，能有效減少系統(tǒng)單芯片邏輯區(qū)塊15%的面積。這個(gè)組件數(shù)據(jù)庫適用于臺(tái)積公司 65奈米低耗電制程與現(xiàn)有的設(shè)計(jì)流程。

縮減尺寸的標(biāo)準(zhǔn)組件數(shù)據(jù)庫是臺(tái)積公司與Tela Innovations公司AreaTrim設(shè)計(jì)與制程合作優(yōu)化項(xiàng)目的成果，建立于Tela Innovations公司的專利設(shè)計(jì)布局與臺(tái)積公司的優(yōu)化制程上。兩家公司藉由合成（Synthesis）與時(shí)序驅(qū)動(dòng)（Timing-driven）的定位及布線(Place and Ruote)，能使各式各樣被廣泛使用的微處理器核心減少15%的尺寸面積。

此新數(shù)據(jù)庫的布局藉由密度一致且單一方向、固定間距的多晶硅，達(dá)到最佳微影模型，并同時(shí)改善制程控制，以減少尺寸面積。縮減尺寸的標(biāo)準(zhǔn)組件數(shù)據(jù)庫之閘密度最高可達(dá)到每平方毫米一百萬個(gè)邏輯閘。

縮減尺寸的標(biāo)準(zhǔn)組件數(shù)據(jù)庫在提供相同的效能與節(jié)能表現(xiàn)下，將傳統(tǒng)的9軌跡的結(jié)構(gòu)（9-track configuration）重新設(shè)計(jì)成8軌跡的配置。此數(shù)據(jù)庫還包含了多種臨界電壓選擇與節(jié)能管理組件，與一系列的特性臨界測(cè)試（Characterization Corners）。

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