賽靈思公司(Xilinx, Inc.)今天宣布針對其Vivado設(shè)計套件推出UltraFast™設(shè)計方法。這套綜合性的設(shè)計方法能幫助采用Vivado設(shè)計套件的設(shè)計團隊加速設(shè)計進(jìn)程，準(zhǔn)確預(yù)測設(shè)計進(jìn)度。賽靈思正通過其Vivado設(shè)計套件、用戶指南、視頻和講師指導(dǎo)的培訓(xùn)課程、第三方工具以及IP等，全面簡化該設(shè)計方法的采用，并促進(jìn)其廣泛部署。

當(dāng)今各種通信、醫(yī)療、國防和消費類應(yīng)用所采用的高級算法，讓器件和設(shè)計工具的復(fù)雜性、性能和功耗不斷突破極限，同時還要求加速設(shè)計進(jìn)程、準(zhǔn)確預(yù)測設(shè)計進(jìn)度。事實上，和采用復(fù)雜的ASIC和SoC設(shè)計一樣，類似的高端設(shè)計項目也存在設(shè)計生產(chǎn)力和進(jìn)度差異，設(shè)計周期從數(shù)周到數(shù)月不等。為解決根本問題，賽靈思的UltraFast設(shè)計方法涵蓋設(shè)計的各個環(huán)節(jié)，包括開發(fā)板規(guī)劃、設(shè)計創(chuàng)建、IP集成、實現(xiàn)、編程和硬件調(diào)試等。

專門針對Vivado設(shè)計套件而打造的UltraFast設(shè)計方法

為了幫助設(shè)計人員簡化UltraFast設(shè)計方法的采用，Vivado Design Suite2013.3版本提供符合該設(shè)計方法的設(shè)計規(guī)則檢查(DRC)功能，可在整個設(shè)計周期中指導(dǎo)工程師一步步開展設(shè)計工作。Vivado Design Suite2013.3版本包含的硬件描述語言(HDL)和規(guī)范模板可實現(xiàn)最佳結(jié)果質(zhì)量。現(xiàn)提供有UltraFast設(shè)計方法綜合用戶指南，以及講師指導(dǎo)的培訓(xùn)視頻(詳見：www.xilinx.com/training)。

為加速設(shè)計進(jìn)程，準(zhǔn)確預(yù)測設(shè)計進(jìn)度，賽靈思還攜手其聯(lián)盟計劃生態(tài)系統(tǒng)合作伙伴，將UltraFast設(shè)計方法指南集成到生態(tài)系統(tǒng)合作伙伴的工具和IP中。

Blue Pearl Software公司CEO Ellis Smith表示：“Blue Pearl軟件套件與賽靈思Vivado設(shè)計套件結(jié)合使用，可為客戶提供功能設(shè)計分析，以驗證UltraFast設(shè)計方法的標(biāo)準(zhǔn)、屬性和設(shè)計規(guī)則。我們兩家公司的共同客戶都已經(jīng)見證了這套設(shè)計方法的自動化優(yōu)勢，不僅能幫助他們縮短編寫準(zhǔn)確RTL代碼所需的時間，而且還有助于降低設(shè)計風(fēng)險，提高結(jié)果質(zhì)量。”

上市時間

設(shè)計團隊現(xiàn)在即可馬上采用UltraFast 設(shè)計方法。首次發(fā)布的UltraFast 設(shè)計方法針對賽靈思的FPGA 和All Programmable 3D IC器件而打造。未來發(fā)布的版本將可擴展支持賽靈思的All Programmable SoC器件。