直寫高速緩存（direct-write cache memories）是今日微處理器的支柱，因?yàn)樗鼈兡芤砸环N對應(yīng)用程序透明化的模式降低存儲(chǔ)延遲。不過，先進(jìn)處理器的設(shè)計(jì)工程師正致力于針對下一代多核處理器，轉(zhuǎn)向采用軟件管理緩存（software-managed scratchpad）與信息傳遞（message-passing）技術(shù)，例如由IBM、Toshiba與Sony所開發(fā)、應(yīng)用于PlayStation 3游戲機(jī)的Cell寬頻引擎架構(gòu)（Broadband Engine Architecture，CBEA）。

遺憾的是，軟件管理暫存器與信息傳遞技術(shù)對應(yīng)用程序設(shè)計(jì)師來說是額外負(fù)擔(dān)，并因此意味著微處理器演進(jìn)過程中的退步。而日前美國半導(dǎo)體技術(shù)研發(fā)聯(lián)盟機(jī)構(gòu)Semiconductor Research Corp（SRC）聲稱，該機(jī)構(gòu)已經(jīng)解決了新一代處理器的高速緩存擴(kuò)充問題，可讓處理器最多擁有512顆核心；SRC是利用分級硬件一致性（hierarchical hardware coherence）方案，讓今日的多層級緩存在自然演變的同時(shí)，又保有對應(yīng)用程序的透明度。

“設(shè)計(jì)工程師一直對未來多核微處理器的儲(chǔ)存問題感到憂心，并致力于透過緩存與信息傳遞技術(shù)來達(dá)成軟件的一致性；”參與上述研究專案的美國杜克大學(xué)（Duke University）教授Dan Sorin表示：“但這種方法需要程序設(shè)計(jì)師進(jìn)行數(shù)據(jù)移動(dòng)管理，這并不是產(chǎn)業(yè)界應(yīng)該走的方向。”Sorin參與的SRC贊助研究，是與美國賓州大學(xué)（University of Pennsylvania）教授Milo Martin與威斯康辛大學(xué)（University of Wisconsin）教授Mark Hill合作進(jìn)行。

藍(lán)色線所代表的單階層平行目錄緩存，在處理器核心擴(kuò)充到超過32顆的時(shí)候會(huì)發(fā)生無法接受儲(chǔ)存的現(xiàn)象，但具備分級目錄的雙層（紅色線）與三層（綠色線）緩存則能擴(kuò)充支持到512顆核心，而且僅須增加2~4%的儲(chǔ)存空間

研究人員提出一種分級硬件一致性技術(shù)，聲稱可讓處理器閃存以其核心數(shù)量的平方根（square root）進(jìn)行擴(kuò)充，而且僅需為處理器添加2%的儲(chǔ)存空間，就可支持最多512顆核心。也就是說，盡管核心數(shù)量增加，數(shù)據(jù)流量、儲(chǔ)存空間與功耗的增加幅度緩慢，讓未來的處理器能繼續(xù)使用具備硬件一致性、對應(yīng)用程序透明化的直寫高速緩存。

“這樣的結(jié)果將藉由對設(shè)計(jì)工程師保證緩存一致性不會(huì)遭遇限制，而改變電腦架構(gòu)的發(fā)展方向；”SRC的IC與系統(tǒng)科學(xué)部門總監(jiān)David Yeh表示：“我們現(xiàn)在知道，還有方法可以繞過限制，因此設(shè)計(jì)工程師可以不用再擔(dān)心。而且所有的技術(shù)都是現(xiàn)成的，不需要新發(fā)明的方法，只要聰明地運(yùn)用那些現(xiàn)有技術(shù)就可以。”

值得一提的是，目前的直寫硬件一致性架構(gòu)，能藉由以分級目錄增強(qiáng)的共享緩存與明確的快取清除通知（cache eviction notifications）之協(xié)同組合而進(jìn)化，在處理器核心數(shù)量增加的同時(shí)保持流量、儲(chǔ)存、延遲與功耗能在控制之下。SRC指出，未來的大量并行多核處理器發(fā)展藍(lán)圖將因此而清晰且暢通無阻。