半導(dǎo)體特征尺寸正在向22/15nm的等級不斷縮小，傳統(tǒng)的平面型晶體管還能滿足要求嗎?有關(guān)這個問題，業(yè)界已經(jīng)討論了很久。現(xiàn)在，決定半導(dǎo)體制造技術(shù)發(fā)展方向的歷史拐點即將到來，盡管IBM和Intel兩大陣營在發(fā)展方式上會有各自不同的風(fēng)格和路線，但雙方均已表態(tài)稱在15nm級別制程啟用全耗盡型晶體管(FD:Fully Depleted)技術(shù)幾乎已成定局，同時他們也都已經(jīng)在認真考慮下一步要不要將垂直型晶體管(即立體結(jié)構(gòu)晶體管)制造技術(shù)如三門晶體管，finFET等投入實用。

據(jù)Intel的制程技術(shù)經(jīng)理Mark Bohr表示，Intel 對部分耗盡型(PD:Partliy Depleted)CMOS技術(shù)能否繼續(xù)沿用到15nm制程節(jié)點感到“非常悲觀”。但他同時表示，雖然只有SOI技術(shù)才可以在保留傳統(tǒng)平面晶體管結(jié)構(gòu)的條件下應(yīng)用FD技術(shù);但是體硅制程也并非無可救藥，采用三門或者FinFET等立體晶體管結(jié)構(gòu)技術(shù)，便可以在體硅或者SOI上滿足關(guān)鍵尺寸進一步縮小的需求，一樣也可以制造出FD MOSFET。

Gartner的分析師Dean Freeman則表示，目前半導(dǎo)體業(yè)界所面臨的情況與1980年代非常類似，當時業(yè)界為了擺脫面臨的發(fā)展瓶頸，開始逐步采用CMOS技術(shù)來制造內(nèi)存和邏輯芯片，從而開創(chuàng)了半導(dǎo)體業(yè)界的新紀元。

柵極寬度不斷減小所帶來的負面效應(yīng)越來越明顯。首先,為了消除短通道效應(yīng)，人們不得不向溝道中摻雜磷，硼等雜質(zhì)元素，這便導(dǎo)致管子門限電壓Vt的上升，同時還降低了溝道中電子流動的速度，造成管子速度的下降。而且用來向溝道中摻雜雜質(zhì)的離子注入工藝也存在很難控制的問題，很容易造成管子門限電壓過大等不良結(jié)果。

其次,傳統(tǒng)的SiGe PMOS硅應(yīng)變技術(shù)也開始面臨瓶頸，在32nm制程節(jié)點中,漏源兩極中摻雜的鍺元素含量已經(jīng)占到了40%左右,很難再為溝道原子提供更高級別的應(yīng)變.

其三,柵極氧化物的厚度方面也將出現(xiàn)發(fā)展瓶頸問題.IBM研發(fā)中心的高管Bruce Doris表示,柵極氧化物厚度減薄的速度已經(jīng)跟不上柵極寬度縮小的步伐.

其它一些平面型晶體管所面臨的問題也將越來越難解決.工作電壓的不斷升高,使芯片的功耗控制變得越來越困難;而且關(guān)鍵尺寸的縮小還會導(dǎo)致漏/源極電阻的不斷增大.

那么業(yè)界有什么策略來應(yīng)對這些挑戰(zhàn)呢?

Intel的戰(zhàn)略：22nm仍采用傳統(tǒng)技術(shù)，15nm可能轉(zhuǎn)向三門結(jié)構(gòu)

據(jù)Intel表示，在下一代22nm制程產(chǎn)品中，他們?nèi)詫⒗^續(xù)采用傳統(tǒng)基于體硅的平面型晶體管結(jié)構(gòu)(此前曾有傳言稱 Intel會在22nm制程中轉(zhuǎn)向立體結(jié)構(gòu)的三門晶體管技術(shù))，他們計劃于2011年底正式推出22nm制程技術(shù)。而在今年的9月份，Intel已經(jīng)展示過一款采用22nm制程技術(shù)制造的SRAM芯片，這種芯片的存儲密度為364Mb，內(nèi)含29億個晶體管，并且采用了Intel第三代gate-last HKMG制程技術(shù)，門極絕緣層和金屬柵極的主要部分在制造工序的最后幾個工步制造成型，避開前面的高溫退火工步(45/32nm中使用的前代技術(shù)則只有金屬柵極才在最后幾個工步制造成型)。

至于15nm制程節(jié)點，Bohr表示，Intel目前正在考慮在15nm制程節(jié)點上要采用哪些新的制程技術(shù)以滿足要求，他認為：“全耗盡技術(shù)對降低芯片的功耗非常有效。”不過 Intel目前也在考慮除此之外的多種可行性方案，比如是轉(zhuǎn)向三門晶體管技術(shù)(三門技術(shù)其實與IBM的雙門finFET同屬finFET型晶體管，但由于對手將其雙門技術(shù)命名為finFET，因此Intel便根據(jù)自己的finFET技術(shù)特點將其命名為三門技術(shù))，或者是轉(zhuǎn)向全耗盡+平面型晶體管技術(shù)等等。據(jù)Bohr表示，Intel會在六個月之內(nèi)就15nm制程節(jié)點將采用哪一種新技術(shù)做出決定。

此前據(jù)Intel前技術(shù)經(jīng)理Scott Thompson預(yù)計，Intel最終會選擇采用三門結(jié)構(gòu)晶體管制程，而其它的廠商則會因為FinFET結(jié)構(gòu)的制程工藝復(fù)雜性而對FinFET望而卻步。Scott Thompson現(xiàn)在的職位是在佛羅里達大學(xué)任教。

按Intel的脾氣，他們一向?qū)OI工藝保持抗拒的態(tài)度。不過Bohr表示：“我們要找的是一種性價比最高的方案，不管是SOI或者其它的什么技術(shù)，只要某種技術(shù)能夠帶來額外的性能提升或較低的功耗，那么我們就會采用這些技術(shù)。”

IBM陣營的戰(zhàn)略：22nm有可能轉(zhuǎn)向FD-ETSOI，15nm可能啟用finFET結(jié)構(gòu)

IBM陣營方面，與Intel不同，盡管有可能后延到15nm制程節(jié)點時間段，但IBM公司已經(jīng)開始考慮要在22nm制程節(jié)點便開始使用FD-SOI技術(shù)。IBM公司12月份曾經(jīng)展示了一種基于ETSOI(extremely thin SOI：超薄SOI)的FD-ETSOI工藝。這種工藝仍然基于傳統(tǒng)的平面型晶體管結(jié)構(gòu)，不過這種工藝的SOI層厚度則非常薄，這樣便可以采用全耗盡工藝，能夠顯著減小短通道效應(yīng)(SCE)的影響。

ETSOI技術(shù)能將SOI層的厚度縮小到極低的水平，使用這種技術(shù)之后，22nm制程中的SOI層的厚度僅有6.3nm，而傳統(tǒng)的SOI層厚度通常在 20nm以上，發(fā)展到15nm制程，SOI層的厚度還可以進一步被縮小到5nm左右。據(jù)IBM表示，盡管由Soitec公司提供，能用于制造ETSOI產(chǎn)品的SOI晶圓數(shù)量仍十分有限，但他們已經(jīng)可以把這種SOI層的厚度誤差控制在±5 ?左右.[!--empirenews.page--]

不過ETSOI技術(shù)也有其難點，由于SOI層的厚度極薄，因此很容易受到損壞。而且為了避免對SOI層造成損壞，在制造漏/源極時不能采用傳統(tǒng)破壞性較強的離子注入技術(shù)，必須采用就地摻雜技術(shù)(in-situ doping)。“我們采用的是不會損害ETSOI層的就地摻雜技術(shù)。我們首先生成柵極隔離層，然后在漏源區(qū)用外延技術(shù)沉積生長出漏/源極，形成外延層(圖中的epi)并在漏/源極的生長過程中同時就地摻雜所需的雜質(zhì)元素，然后我們會對晶體管進行加熱處理，令漏源極中的摻雜原子向溝道方向擴散，形成擴散層(圖中的ext)。而加熱處理過程中我們使用的尖峰退火技術(shù)(spike anneal )則不會對ETSOI層的結(jié)構(gòu)造成不必要的損害。”

隸屬IBM技術(shù)同盟的GobalFoundries的技術(shù)開發(fā)經(jīng)理John Pellerin也表示這種FD-ETSOI技術(shù)很快便會付諸實用，不過他表示：“但是我們現(xiàn)在很難說具體什么時候會轉(zhuǎn)向這種技術(shù)。”Pellerin表示，F(xiàn)D-SOI技術(shù)從應(yīng)用結(jié)構(gòu)上看與現(xiàn)有的PD-SOI技術(shù)非常相近，“我們只需要把SOI層的厚度變薄，并想辦法解決ETSOI帶來的一些問題即可，其它的部分則和傳統(tǒng)的制造工藝基本相同。”當然ETSOI技術(shù)仍有許多其他的問題需要解決，比如如何減小器件的寄生電阻等等。

IBM的下一步：finFET

另據(jù)Pellerin表示，在ETSOI技術(shù)發(fā)展的下一步很可能會開始啟用finFET立體型晶體管結(jié)構(gòu)，兩者的關(guān)系就像我們從PD-SOI過渡到FD-ETSOI那樣。“我看不出來ETSOI和finFET兩種技術(shù)之間存在什么矛盾之處，而且采用平面型結(jié)構(gòu)ETSOI技術(shù)所能達到的晶體管密度總會出現(xiàn)發(fā)展瓶頸，而finFET則可以解決這種問題。”

2009年，IBM公司增加了用于實驗finFET效能的晶圓樣片數(shù)量，據(jù)他們表示，finFET技術(shù)所帶來的性能提升“令人非常滿意。”不過 finFET與平面型晶體管之間各有優(yōu)劣。“平面型晶體管結(jié)構(gòu)并不需要對傳統(tǒng)的工藝進行太多改進，過去30年來人們所使用的很多技術(shù)都可以應(yīng)用在平面型結(jié)構(gòu)的ETSOI里，而要進一步升級為finFET結(jié)構(gòu)，所需要的制造工藝則復(fù)雜得多，這種技術(shù)對光刻和蝕刻技術(shù)提出了很高的要求。”

ETSOI輔助技術(shù)：SiC硅應(yīng)變技術(shù)

在22nm節(jié)點，看起來至少1家以上的大型廠商會采用向NMOS管的漏源區(qū)摻雜碳原子的方法來為溝道施加拉伸應(yīng)力，以形成應(yīng)變硅。IBM在描述自己的 FD-ETSOI工藝時曾經(jīng)提到，他們會在沉積NMOS管的漏源極時向極內(nèi)摻雜碳雜質(zhì)。而且另外一家IBM工藝技術(shù)聯(lián)盟的成員Applied Materials公司也分別在去年的IEDM和今年的Semicon會展上兩次強調(diào)了這種SiC硅應(yīng)變技術(shù)的可行性。

那么外界對SiC 技術(shù)的評價如何呢?據(jù)GlobalFoundries公司的Pellerin表示：“我們正在關(guān)注SiC硅應(yīng)變技術(shù)，并且正在考慮在我們的22nm及更高級別制程中使用這項技術(shù)。”在目前的工藝尺寸條件情況下，要想很好地控制漏源區(qū)的離子注入過程將是一項非常復(fù)雜的任務(wù)，而在IBM的FD-ETSOI工藝中，NMOS中使用的SiC硅應(yīng)變技術(shù)則與PMOS中的SiGe硅應(yīng)變技術(shù)一樣是采用外延沉積實現(xiàn)的，不必再為如何控制離子注入而擔憂。他并表示：“如何在NMOS管中應(yīng)用硅應(yīng)變技術(shù)將是另外一個改善晶體管性能的關(guān)鍵技術(shù)。”

相比之下，Intel的Bohr則完全改變了他對SiC硅應(yīng)變技術(shù)的態(tài)度，他過去曾經(jīng)表示 Intel更傾向于使用SiC硅應(yīng)變技術(shù)，不過最近他在IEDM2009會議中接受采訪時則表示他不愿意就Intel在SiC硅應(yīng)變技術(shù)方面取得的進展發(fā)表任何評論。而會上代表Intel做有關(guān)Intel 32nm制程技術(shù)演講的Paul Packan則在演講后回答記者提問的環(huán)節(jié)沒有理會一位記者提出的有關(guān)SiC硅應(yīng)變技術(shù)在32nm制程NMOS結(jié)構(gòu)中應(yīng)用狀況的問題。

小結(jié)：Intel與IBM：你走你的陽光道，我過我的獨木橋

Gartner 的分析師Freeman表示，他認為Intel和AMD會繼續(xù)走自己的老路，Intel不太可能會使用SOI技術(shù)，而IBM則會繼續(xù)將SOI發(fā)揚光大。他認為Intel如果采用三門晶體管技術(shù)，“便可以繞開SOI，因此Intel未必會轉(zhuǎn)向SOI。”他并表示：“Intel會盡可能地延長體硅制程的壽命，而IBM則會盡快轉(zhuǎn)向全耗盡型SOI技術(shù)。”他還認為將來Soitec和信越化學(xué)公司(SEH, Tokyo)將具備向IBM提供符合對方需要的ETSOI晶圓的能力(目前IBM需要在廠內(nèi)對ETSOI硅層進行處理)。

其它關(guān)鍵技術(shù)：

除了以上所述的即將投入使用的技術(shù)之外，用于制造場效應(yīng)管溝道的半導(dǎo)體材料下一步也有可能會發(fā)生變化。在去年的IEDM會議上，斯坦福大學(xué)的教授 Krishna Saraswat曾表示，當溝道寬度降至10nm左右時，必須采用新材料來制造溝道。據(jù)他估計，業(yè)界將首先開發(fā)出NMOS管使用III-V族元素構(gòu)建溝道，PMOS管使用鍺元素構(gòu)建溝道的技術(shù)，然后再向PMOS/NMOS統(tǒng)一采用III- V族元素制造溝道的方向發(fā)展。轉(zhuǎn)向使用III-V族元素將大大減小器件的工作電壓和管子的能耗，可將工作電壓減小至0.5V。不久之前，Intel便介紹了他們在使用這種技術(shù)制造的QWFET場效應(yīng)管方面取得的新進展，當時他們向這種晶體管結(jié)構(gòu)中引入了High-K柵極氧化物層。

除此之外，IBM則在TSV硅通孔互連技術(shù)和3D堆疊封裝技術(shù)方面取得了較大的進展。