FPGA的28nm創(chuàng)新

賽靈思的愿景是在當(dāng)今的市場(chǎng)發(fā)展趨勢(shì)下，為中國(guó)系統(tǒng)工程師提供一個(gè)基礎(chǔ)創(chuàng)新平臺(tái)。為此，賽靈思在四大關(guān)鍵技術(shù)領(lǐng)域做了巨大的投入，誕生了四大關(guān)鍵技術(shù)創(chuàng)新：

　　● 28nm工藝;

　　● SSI(堆疊硅片互聯(lián))技術(shù);

　　● EPP平臺(tái)(可擴(kuò)展處理平臺(tái));

　　● 混合信號(hào)集成技術(shù)。

其中，28nm是所有新產(chǎn)品的制程基礎(chǔ)。

2011年10月24日，TSMC(臺(tái)灣積體電路制造股份有限公司)宣布已經(jīng)開始為客戶量產(chǎn)使用28nm工藝的晶圓，相關(guān)的客戶包括有AMD, Altera, Nvidia, Qualcomm及Xilinx等。TSMC中國(guó)區(qū)業(yè)務(wù)發(fā)展副總經(jīng)理羅鎮(zhèn)球2011年11月18日稱，其月產(chǎn)能已達(dá)12萬晶圓。

為了迎接28nm工藝時(shí)代，Xilinx早已未雨綢繆，此前于2011年3月發(fā)布了業(yè)界首款可擴(kuò)展處理平臺(tái)(EPP)—ZYNQ嵌入式處理器，同月又全球首發(fā)了28nm高性能低功耗FPGA產(chǎn)品—Kintex-7，6月發(fā)布高性能FPGA產(chǎn)品—Virtex-7。在TSMC宣布量產(chǎn)28nm晶圓的第三天—10月26日，Xilinx宣布堆疊封裝產(chǎn)品(SSI)正式量產(chǎn)。

28nm工藝的優(yōu)勢(shì)

工藝挑戰(zhàn)

今年10月，TSMC(臺(tái)積電)宣布其先進(jìn)的28nm工藝逐步實(shí)現(xiàn)量產(chǎn)，其中包括28nm高性能工藝(28HP)、28nm低功耗工藝(28LP)、28nm高性能低功耗工藝(28HPL)、以及28nm高性能移動(dòng)運(yùn)算工藝(28HPM)。在28nm方面，TSMC將同時(shí)提供高介電層/金屬柵(HKMG，High-k Metal Gate)及氮氧化硅(SiON)兩種材料選擇，與40nm工藝相較，柵密度更高、速度更快、功耗更少。之所以選擇跳過32nm，是因?yàn)楣に嚩际腔诜?wù)客戶的需求。相較于32nm，28nm的柵密度顯然高出許多。同時(shí)考慮到客戶在高性能應(yīng)用中對(duì)于速度以及無線移動(dòng)通訊對(duì)于低功耗方面的要求，分別推出以HKMG柵極工藝的28HP以及延續(xù)SiON柵極介電材料的28LP，相信會(huì)給客戶帶來更多在性能、功耗及成本方面的效益。

據(jù)TSMC負(fù)責(zé)研發(fā)的資深副總裁蔣尚義博士介紹，TSMC的HKMG用于28HP中的是全新的工藝，與40nm相較在相同漏電基礎(chǔ)上有50%的速度提升，相同速度基礎(chǔ)上漏電亦有大約50%的降低。盡管HKMG的工藝成本會(huì)增加，但是TSMC在每一代的工藝都會(huì)給客戶盡可能高的性價(jià)比。TSMC的28nm HKMG比一般32nm有更高的柵密度、更快的速度、更低的功耗，同時(shí)HKMG更進(jìn)一步降低了柵極的漏電。

2010年，TSMC已為客戶的28nm FPGA提供了先進(jìn)的硅穿孔(TSV, Through Silicon Via)以及硅中介層(Silicon Interposer)的芯片驗(yàn)證(prototyping) 服務(wù)。憑借TSMC研發(fā)的TSV及與IC制造服務(wù)業(yè)者兼容的晶圓級(jí)封裝技術(shù)，TSMC承諾與客戶緊密合作開發(fā)符合成本效益的2.5D/3D(2.5維/3維)集成電路系統(tǒng)整合方案。

如果用一個(gè)簡(jiǎn)單的量化標(biāo)準(zhǔn)來衡量28nm和40nm工藝的區(qū)別的話，集成度是傳統(tǒng)40nm工藝的兩倍。通過將更多功能單元集成在單一的系統(tǒng)級(jí)芯片上，企業(yè)可以大幅降低終端產(chǎn)品成本，并且可以制造出更小、更薄的產(chǎn)品。與傳統(tǒng)的40nm工藝相比，在指定速度下，28HPL的功耗最高可以減少一半(圖)，部分設(shè)計(jì)的待機(jī)功率更可以低至30%，而速度上最高可以有將近80%的提升。

賽靈思的全新FPGA就是基于TSV技術(shù)的28nm新產(chǎn)品，賽靈思亞太區(qū)銷售及市場(chǎng)副總裁楊飛坦言這得益于28nm工藝技術(shù)——28nm高性能低功耗工藝(28HPL)。賽靈思推出了統(tǒng)一的Virtex架構(gòu)，將整體功耗降低一半且具有高容量(200萬邏輯單元)的7系列FPGA產(chǎn)品，不僅能實(shí)現(xiàn)出色的生產(chǎn)率，解決 ASIC 和 ASSP 等其他方法開發(fā)成本過高、過于復(fù)雜且不夠靈活的問題，使 FPGA 平臺(tái)能夠滿足日益多樣化的設(shè)計(jì)群體的需求。

設(shè)計(jì)挑戰(zhàn)

新工藝帶來新競(jìng)爭(zhēng)優(yōu)勢(shì)的同時(shí)，將許多設(shè)計(jì)和制造上的挑戰(zhàn)也帶給業(yè)界，為此，要求設(shè)計(jì)者與EDA(電子設(shè)計(jì)自動(dòng)化)和晶圓廠之間保持良好的合作以應(yīng)對(duì)全新的設(shè)計(jì)和制造挑戰(zhàn)。

談及SoC(系統(tǒng)級(jí)芯片)設(shè)計(jì)師在新的節(jié)點(diǎn)中將會(huì)遇到的工具和方法的轉(zhuǎn)變， Synopsys公司戰(zhàn)略聯(lián)盟總監(jiān)Kevin Kranen認(rèn)為，新節(jié)點(diǎn)面臨的挑戰(zhàn)各不相同：32nm和28nm的EDA工具需求相同，其所面臨的主要挑戰(zhàn)包括以下幾方面：

　　⒈由于SiON柵極介質(zhì)厚度過薄難以控制，在降低柵極漏電和閾值變異性方面的挑戰(zhàn);

　　⒉在193nm光刻基本限值下的挑戰(zhàn);

　?、秤糜趨?shù)提取的新工藝拓?fù)浣Y(jié)構(gòu)建模方面的挑戰(zhàn);

　?、垂芾韰?shù)異變性，尤其是在簽核期間異變性的挑戰(zhàn)。

賽靈思的楊飛承認(rèn)，考慮到28nm時(shí)的掩膜成本比前一代工藝更高，同時(shí)賽靈思還要為芯片增加更多的性能和功能所帶來的芯片復(fù)雜度的提升、軟件效率的提升、更多的測(cè)試流程、開發(fā)更多的解決方案(賽靈思目標(biāo)設(shè)計(jì)平臺(tái)，TDP)，所以賽靈思在28nm節(jié)點(diǎn)的研發(fā)投入較其他企業(yè)會(huì)更高。但是，研發(fā)的高投入是可以通過更多的市場(chǎng)和應(yīng)用來抵消掉。由于FPGA的可重新編程性，所以賽靈思不需要像ASIC/ASSP那樣針對(duì)細(xì)致化的市場(chǎng)或應(yīng)用來開發(fā)方案。因此，掩膜和研發(fā)成本就可以在許多不同的應(yīng)用和市場(chǎng)中攤銷掉了。最新的SSI技術(shù)(堆疊硅片互聯(lián))可以有效地幫助賽靈思實(shí)現(xiàn)大型FPGA芯片的生產(chǎn)良率，從而降低成本并開發(fā)出大型FPGA。因此相信在28nm節(jié)點(diǎn)或者更先進(jìn)的工藝上，F(xiàn)PGA是比ASIC和ASSP更具競(jìng)爭(zhēng)優(yōu)勢(shì)的。

在降低設(shè)計(jì)總成本方面，賽靈思和Synopsys合作采取并收到明顯效果的3項(xiàng)措施如下：

　?、碧峁┖细竦臉?biāo)準(zhǔn)元件、內(nèi)存和接口IP;

　?、差A(yù)測(cè)試流程的優(yōu)化;

　　⒊快速原型和FPGA。