美國(guó)萊迪思半導(dǎo)體(Lattice Semiconductor)于2011年11月28日（當(dāng)?shù)貢r(shí)間）發(fā)布了成本和功耗都比較低的中端FPGA新產(chǎn)品“ECP4”系列。特點(diǎn)是與上一代產(chǎn)品“ECP3”一樣，也利用65nm工藝技術(shù)制造。制造中端FPGA時(shí)，與利用最尖端的28nm工藝相比，利用已成熟的65nm工藝“在今后3～5年里能降低晶圓成本”（該公司硅解決方案營(yíng)銷總監(jiān)Shakeel Peera）。

“ECP4”系列的主要用途是“最后一英里（Last Mile）的網(wǎng)絡(luò)設(shè)備”（Shakeel Peera）。除無(wú)線及有線通信設(shè)備外，還能用于各種圖像處理裝置、安全設(shè)備、監(jiān)視裝置及存儲(chǔ)器等。

ECP4可以使用的查找表（LUT）數(shù)量比ECP3增加約66％，達(dá)到了25萬(wàn)個(gè)。工作速度也提高了30％。最多可利用16條通道的SerDes電路方面，ECP3支持3.2Gbit/秒的數(shù)據(jù)傳輸速度，而ECP4支持6Gbit/秒的數(shù)據(jù)傳輸速度。以6Gbit/秒工作時(shí)，每條通道的功耗為175mW。

ECP4的嵌入內(nèi)存容量比ECP3增加了約42％。DSP引擎通過(guò)采用DDR寄存器和強(qiáng)化乘法器等，將乘加運(yùn)算性能最大提高到了ECP3的7倍。通信引擎通過(guò)采用硬件IP將功耗降低了約90％。另外，配備了1066Mbit/秒的DDR3內(nèi)存接口。

為降低成本，不僅采用了富士通半導(dǎo)體提供的成熟度高的65nm工藝，還采用了廉價(jià)的引線鍵合封裝。通過(guò)采用自主技術(shù)，“全球首次通過(guò)引線鍵合支持6Gbit/秒的SerDes”（該公司）。

不過(guò)，能以引線鍵合實(shí)現(xiàn)6Gbit/秒的數(shù)據(jù)傳輸速度是在通信距離在8英寸以內(nèi)的芯片間通信時(shí)，該公司針對(duì)更長(zhǎng)的通信距離，準(zhǔn)備了倒裝芯片封裝。

另外，該公司計(jì)劃繼ECP4之后推出的“ECP5”采用28nm工藝（參閱本站報(bào)道）。

設(shè)計(jì)工具“Diamond 1.4”的beta版已經(jīng)問(wèn)世，ECP4的工程樣品將于2012年上半年提供，支持正式訂貨的量產(chǎn)品將于2012年下半年提供。