稍早前，IEEE舉辦的國際物理設(shè)計(jì)研討會(huì)(ISPD)中，與會(huì)專家探討了半導(dǎo)體制造朝8nm節(jié)點(diǎn)邁進(jìn)的可能性。盡管目前有三種相互競(jìng)爭(zhēng)的工具可用于量產(chǎn)，但未來的發(fā)展道路仍然荊棘遍布。來自臺(tái)積電(TSMC)的研究員Burn Lin表示，無論采用這三種方法中的哪一種，都必須先克服微縮到8nm設(shè)計(jì)規(guī)則的障礙。

這三種方法分別是采用多重圖案(multi-patterning)輔助的193nm浸入式光刻技術(shù)；超紫外光(EUV)光刻；以及電子束光刻(e-beam lithography)。據(jù)Lin表示，浸入式光刻已經(jīng)接近真正可實(shí)現(xiàn)的階段了，但它仍面臨著不斷上升的成本障礙。EUV在13.5nm波長(zhǎng)已經(jīng)證實(shí)能用于次20nm設(shè)計(jì)規(guī)則，但它需要更好的聚焦機(jī)制和可實(shí)現(xiàn)更高產(chǎn)出的光源，以克服低于65%的光學(xué)反射率問題。而今天，我們已經(jīng)知道電子束能夠用于8nm節(jié)點(diǎn)，但由于它的速度太慢、吞吐量過低，因此被視為最后一個(gè)技術(shù)選項(xiàng)。

為了解決電子束的吞吐量問題，Lin表示他們已經(jīng)在KLA-Tencor和Mapper Lithography BV設(shè)備上采用大規(guī)模平行電子束，即同時(shí)讓數(shù)千個(gè)電子束來加快吞吐量，但目前僅在可靠性、一致性和精確性方面獲得改善。

在今年度的ISPD中，其中一篇最佳論文提名，是來自于臺(tái)大教授張耀文(Yao-Wen Chang)帶領(lǐng)的研究團(tuán)隊(duì)，該論文探討了藉由重新排列寫入順序來解決大規(guī)模電子束寫入過程中的過熱問題， 以便更好地控制維度扭曲。

IBM Research的科學(xué)家Shayak Banerjee則說明如何在多邊形布局上形塑容差，這對(duì)更先進(jìn)節(jié)點(diǎn)光刻技術(shù)將有所助益。他同時(shí)說明了運(yùn)用掩膜和布局最佳化來控制這些多邊形的兩種制造方法。

為了向8nm節(jié)點(diǎn)目標(biāo)邁進(jìn)，Mapper Lithography公司讓超過10萬個(gè)電子光束同時(shí)運(yùn)作╱資料來源：Mapper Lithography

3D架構(gòu)憶阻器

加州大學(xué)圣塔巴巴拉分校教授Tim Cheng的論文描述了如何運(yùn)用3D技術(shù)來實(shí)現(xiàn)夢(mèng)幻半導(dǎo)體──憶阻器(memristor)。

采用混合3D整合技術(shù)，Cheng的存儲(chǔ)器架構(gòu)在密度達(dá)每平方公分100,000Gb，以及頻寬達(dá)每秒10億Gb的縱橫閂(crossbar)垂直線中夾入憶阻材料(memristive material)。

該設(shè)計(jì)的最大挑戰(zhàn)，是必須克服基于縱橫閂元件的細(xì)粒維度和芯片接口引腳的失配情況，Cheng已經(jīng)克服了新的3D過孔朝接口引腳方向傾斜的挑戰(zhàn)。

而最佳論文獎(jiǎng)則由愛荷華州立大學(xué)(Iowa State University)教授Chirs Chu獲得，他提出了一種可在VLSI固定擺置范圍平面規(guī)劃中檢測(cè)最佳化電路模組外形的演算法，與之前最先進(jìn)的技術(shù)相比，其效能可提升10~100倍。

ISPD同時(shí)宣布向臺(tái)灣清華大學(xué)教授劉炯朗(Dave CL Liu)致意，他稍早前才獲得了ISPD頒發(fā)的菲爾卡夫曼獎(jiǎng)(Phil Kaufman Award)，用以表揚(yáng)他在VLSI電路物理設(shè)計(jì)方面的杰出成就。