近日， Mentor Graphics公司(納斯達克代碼：MENT)今天宣布，Calibre® nmPlatform已通過TSMC 10nm FinFET V0.9 工藝認證。此外，Mentor® Analog FastSPICE™ 電路驗證平臺已完成了電路級和器件級認證，Olympus-SoC™ 數(shù)字設計平臺正在進行提升，以幫助設計工程師利用 TSMC 10nm FinFET 技術更有效地驗證和優(yōu)化其設計。10nm V1.0 工藝的認證預計在 2015 年第 4 季度完成。

Mentor Graphics 聯(lián)合 TSMC 為雙方客戶采用的 10nm FinFET 技術新增了一系列新功能，其中包括先進工藝的雙重曝光、DRC檢查、TSMC 全著色電路布局方法具體化，以及使用 Calibre nmDRC™ 和 Calibre RealTime 產品提高電路布局生產效率。為提升 FinFET 器件和多重曝光布局的電路仿真，我們在 Calibre xACT™ 中導入了新的寄生電路參數(shù)抽取模型，并對 Calibre nmLVS™ 的器件參數(shù)抽取進行優(yōu)化。針對 10nm 級的可靠性要求，Calibre PERC™ 已增加 P2P 電阻和電流密度 (CD) 檢查，有助于理清電氣故障的根源。對于可制造性，Mentor Graphics 針對 Calibre YieldEnhancer 的 SmartFill 功能進行擴展，以期其能達到 TSMC 10nm 的填充要求。

“Mentor Graphics 與 TSMC 一直以來都攜手合作，以確認在先進技術上的挑戰(zhàn)并予以解決，”Mentor Graphics 公司 Design to Silicon 事業(yè)部副總裁兼總經理 Joseph Sawicki 說道，“雙方的合作有助于我們共同的客戶準時推出符合規(guī)格的設計并為全球市場提供更具競爭力的產品。”

“我們與 Mentor Graphics 保持長期合作關系，為一代又一代的工藝提供創(chuàng)新性解決方案，”TSMC 設計基礎架構營銷部高級總監(jiān) Suk Lee 說道，“TSMC 與 Mentor Graphics 針對 10nm FinFET 技術的合作有助于雙方客戶充分利用此突破性 3D 晶體管技術的功率、性能和密度優(yōu)勢。”

Analog FastSPICE (AFS™) 平臺(包括 AFS Mega)多種類型的參考電路已通過 TSMC 10nm FinFET 工藝技術SPICE 模擬工具認證方案，而器件級別的認證正在進行中。Analog FastSPICE 平臺為大規(guī)模納米等級模擬、RF、混合信號、內存和全定制數(shù)字電路提供了快速而準確的電路驗證。對于嵌入式 SRAM 和其他基于陣列的電路，AFS Mega 可提供精確的模擬結果。

Mentor Graphics 和 TSMC 同時還攜手在 Olympus-SoC 布局和布線平臺上支持10nm 全著色設計方法。Olympus-SoC 改進其功能，以支持 10nm 平面規(guī)劃、布局和布線要求包括多尺寸最小布局單元和跨行約束感知標準單元配置(multi-site and cross-row constraints-aware placement)、通孔1的預著色布線(pre-colored routing for via1)、著色感知最小面積規(guī)則和增量化設計規(guī)則(color-aware min area rules, and incremental design rules)，同時還能兼顧到工藝的變異情況。

Mentor Graphics 還對產品進行了調整以簡化多工藝技術的設計和驗證流程。例如，SmartFill ECO 填充流程可幫助設計工程師應付其最后的設計變更。Calibre 工具的多重曝光功能采用的全新多重曝光圖表簡化技術可減少運行時間和除錯工作。Mentor Graphics 聯(lián)合 TSMC 對 Delta-V 檢查的可用性和速度進行優(yōu)化，使用 Calibre nmDRC 產品和 Calibre RealTime 工具可協(xié)助客戶應付 DRC 和雙重曝光日益復雜的檢查。設計工程師可利用TSMC Sign-off Calibre 產品平臺的Calibre nmDRC 工具，并結合 Calibre RealTime 產品來提升效率并降低整體的 TAT。Mentor Graphics 與 TSMC 持續(xù)合作，確保為雙方客戶提供的 EDA 工具不僅可針對最新的制程技術進行優(yōu)化，而且可為其他最尖端的技術精簡流程。