臺積電采用EUV技術(shù)的首款7+納米芯片已經(jīng)完成設(shè)計(jì)定案，明年第二季后將可順利進(jìn)入量產(chǎn)，屆時臺積電將成為產(chǎn)全球首家采用EUV技術(shù)量產(chǎn)的晶圓代工廠，5納米制程預(yù)計(jì)明年4月可開始進(jìn)行風(fēng)險試產(chǎn)，將在2020年上半年進(jìn)入量產(chǎn)......

晶圓代工龍頭臺積電采用極紫外光(EUV)微影技術(shù)的首款7+納米芯片已經(jīng)完成設(shè)計(jì)定案，支援最多4層EUV光罩。

臺積電同時也在加速5納米制程推進(jìn)，預(yù)計(jì)明年4月可開始進(jìn)行風(fēng)險試產(chǎn)，支援的EUV光罩層將上看14層，5納米可望如期在2020年上半年進(jìn)入量產(chǎn)。

相關(guān)人士認(rèn)為，臺積電在晶圓先進(jìn)制程持續(xù)推進(jìn)，推出可整合多種異質(zhì)芯片的先進(jìn)封裝技術(shù)，最大的競爭對手韓國三星短期內(nèi)恐難與之抗衡。

由此來看，蘋果明后兩年將推出的7+納米A13及5納米A14應(yīng)用處理器，可能將繼續(xù)由臺積電拿下獨(dú)家代工訂單。

隨著臺積電7納米持續(xù)提升產(chǎn)能且良率逐步改善，臺積電首款采用EUV技術(shù)的7+納米制程已完成研發(fā)并進(jìn)入試產(chǎn)，與7納米相較擁有更低功耗表現(xiàn)及更高集積密度。

EUV工藝的7nm+(代號N7+)工藝，晶體管密度再提升20%，功耗降低10%，不過性能沒有變化。

第三季初順利完成客戶首款芯片的設(shè)計(jì)定案，預(yù)計(jì)年底前會有更多客戶芯片完成設(shè)計(jì)定案，明年第二季后將可順利進(jìn)入量產(chǎn)，屆時臺積電將成為全球首家采用EUV技術(shù)量產(chǎn)的晶圓代工廠。

另外臺積電新12英寸晶圓廠Fab 18，第一期工程希望搶在年底前完工，明年開始進(jìn)入裝機(jī)，第二期工程也已開始動工興建。

關(guān)于臺積電5納米的研發(fā)進(jìn)度，預(yù)計(jì)明年上半年可獲得客戶首款芯片的設(shè)計(jì)定案，明年4月可望進(jìn)入風(fēng)險試產(chǎn)。以進(jìn)度來看，2020年上半年將進(jìn)入量產(chǎn)階段。

與初代7nm工藝相比，臺積電的5nm工藝大概能再降低20%的能耗，晶體管密度再提高1.8倍，至于性能，預(yù)計(jì)性能提升15%，如果使用新設(shè)備的話可能會提升25%。

為了搭配先進(jìn)制程微縮及異質(zhì)芯片整合趨勢，臺積電除了整合10納米邏輯芯片及DRAM的整合扇出層疊封裝(InFO-PoP)，以及整合12納米系統(tǒng)單芯片及8層HBM2存儲器的CoWoS封裝等均進(jìn)入量產(chǎn)，也推出了整合多顆單芯片的整合扇出暨基板封裝(InFO-oS)、整合扇出存儲器基板封裝(InFO-MS)、整合扇出天線封裝(InFO-AIP)等新技術(shù)，滿足未來在人工智能及高效能運(yùn)算、5G通訊等不同市場需求。

面對三星及格芯在22納米全耗盡型絕緣層上覆硅(FD-SOI)制程上持續(xù)獲得訂單，臺積電優(yōu)化28納米推出的22納米超低功耗(ULP)制程已經(jīng)進(jìn)入試產(chǎn)階段。

目前已有超過40個客戶產(chǎn)品完成設(shè)計(jì)定案，明年將順利進(jìn)入量產(chǎn)，超低漏電(ULL)制程預(yù)期明年上半年獲得客戶芯片設(shè)計(jì)定案。

臺積電已經(jīng)公布了3nm制程工藝計(jì)劃，臺南園區(qū)的3nm晶圓工廠已經(jīng)通過了環(huán)評初審，臺積電計(jì)劃投資6000億新臺幣(約為194億美元)，2020年開始建廠，2021年完成設(shè)備安裝，預(yù)計(jì)最快2022年底到2023年初投產(chǎn)，3nm廠完成后預(yù)計(jì)雇用員工達(dá)四千人。

不過3nm技術(shù)可以說已經(jīng)接近半導(dǎo)體工藝的物理極限，而其目前也處于實(shí)驗(yàn)室階段，臺積電資深處長莊子壽坦言：“3nm制程技術(shù)難度高，是很大挑戰(zhàn)。”