根據(jù)外媒的報(bào)道，臺(tái)積電宣布他們已經(jīng)完成了5納米工藝的基礎(chǔ)設(shè)施設(shè)計(jì)，進(jìn)一步晶體管密度和性能。臺(tái)積電的5納米工藝將再次采用EUV技術(shù)，從而提高產(chǎn)量和性能。

根據(jù)臺(tái)積電的說法，5納米工藝比其7納米工藝提升很大，以Arm Cortex-A72內(nèi)核為例，工藝改進(jìn)使得邏輯密度提高1.8倍，時(shí)鐘速度增加15%，SRAM和模擬電路面積減少，這意味著每個(gè)晶圓的芯片數(shù)量更多。該工藝適用于移動(dòng)，互聯(lián)網(wǎng)和高性能計(jì)算應(yīng)用程序。臺(tái)積電還為硅設(shè)計(jì)流程方案提供在線工具，這些方案針對(duì)5 nm工藝進(jìn)行了優(yōu)化。據(jù)報(bào)道，臺(tái)積電現(xiàn)已開始風(fēng)險(xiǎn)生產(chǎn)。