【導(dǎo)讀】數(shù)字陣列雷達(dá)(Digital Array Radar，DAR)在接收和發(fā)射模式下均采用數(shù)字波束形成(Digital Beam Forming，DBF)，實現(xiàn)射頻信號功率在空域靈活分配與接收，獲得優(yōu)良的收發(fā)波束特性，從而提升了雷達(dá)系統(tǒng)的多項性能，是雷達(dá)重要發(fā)展趨勢之一。在數(shù)字陣列雷達(dá)中，直接數(shù)字頻率合成(Direct Digital Synthesizer，DDS)是實現(xiàn)雷達(dá)波形產(chǎn)生與發(fā)射波束控制的

摘要：  數(shù)字陣列雷達(dá)(Digital Array Radar，DAR)在接收和發(fā)射模式下均采用數(shù)字波束形成(Digital Beam Forming，DBF)，實現(xiàn)射頻信號功率在空域靈活分配與接收，獲得優(yōu)良的收發(fā)波束特性，從而提升了雷達(dá)系統(tǒng)的多項性能，是雷達(dá)重要發(fā)展趨勢之一。在數(shù)字陣列雷達(dá)中，直接數(shù)字頻率合成(Direct Digital Synthesizer，DDS)是實現(xiàn)雷達(dá)波形產(chǎn)生與發(fā)射波束控制的最常用的方案之一。

關(guān)鍵字：  數(shù)字波形，雷達(dá)波形，存儲器，系統(tǒng)設(shè)計，多通道，數(shù)字陣列

　　數(shù)字陣列雷達(dá)(Digital Array Radar，DAR)在接收和發(fā)射模式下均采用數(shù)字波束形成(Digital Beam Forming，DBF)，實現(xiàn)射頻信號功率在空域靈活分配與接收，獲得優(yōu)良的收發(fā)波束特性，從而提升了雷達(dá)系統(tǒng)的多項性能，是雷達(dá)重要發(fā)展趨勢之一。在數(shù)字陣列雷達(dá)中，直接數(shù)字頻率合成(Direct Digital Synthesizer，DDS)是實現(xiàn)雷達(dá)波形產(chǎn)生與發(fā)射波束控制的最常用的方案之一?；贒DS技術(shù)的多通道波形產(chǎn)生系統(tǒng)不僅可以方便地產(chǎn)生各種雷達(dá)波形，還可以在數(shù)字域靈活地對陣列天線進(jìn)行相位和幅度加權(quán)，實現(xiàn)發(fā)射波束的快速、高精度控制，從而實現(xiàn)雷達(dá)波形產(chǎn)生、波形捷變與幅相控制的一體化設(shè)計。

　　1995年，Adrian Garrod提出了數(shù)字T/R組件的基本概念，研制了13單元收發(fā)全DBF相控陣?yán)走_(dá)實驗系統(tǒng)，該系統(tǒng)采用DDS技術(shù)實現(xiàn)了波形產(chǎn)生系統(tǒng)，其信號樣式為線性調(diào)頻，瞬時帶寬小于1 MHz;林肯實驗室于2003年完成了一個S波段寬帶數(shù)字陣列試驗系統(tǒng)，該系統(tǒng)采用DDS技術(shù)產(chǎn)生線性調(diào)頻信號，擁有寬帶(500 MHz)和窄帶(10 MHz)兩種工作方式;文獻(xiàn)也介紹了多種采用DDS技術(shù)實現(xiàn)波形產(chǎn)生與發(fā)射DBF控制的數(shù)字陣列系統(tǒng)。上述文獻(xiàn)介紹的大都是應(yīng)用于DAR實驗驗證系統(tǒng)中的波形產(chǎn)生系統(tǒng)，其系統(tǒng)結(jié)構(gòu)較為復(fù)雜，系統(tǒng)集成度較低，成本較高;而數(shù)字陣列雷達(dá)發(fā)展尤其是大規(guī)模數(shù)字陣列的興起，對陣列單元的集成度、體積、成本和功能多樣化等方面提出了進(jìn)一步的要求。本文介紹了一種基于DDS技術(shù)的多通道、小型化、低成本的波形產(chǎn)生系統(tǒng)的設(shè)計，該系統(tǒng)在25 cm×12 cm的PCB板上實現(xiàn)了16通道波形產(chǎn)生、波形捷變與幅相控制的一體化設(shè)計，能同時產(chǎn)生16路頻率、幅度和相位獨立控制的中頻雷達(dá)信號，信號帶寬1～120 MHz可變，通道隔離度大于60 dBc，該系統(tǒng)已成功應(yīng)用于某數(shù)字陣列雷達(dá)。

　　1 數(shù)字波形產(chǎn)生原理與幅相控制方法

　　應(yīng)用于雷達(dá)波形產(chǎn)生的DDS技術(shù)主要分為基于存儲器的直接數(shù)字波形合成(Direct Digital WaveformSynthesizer，DDWS)和基于累加器的直接數(shù)字頻率合成(Direct Digital Frequency Synthesizer，DDFS)兩類。DDWS技術(shù)是根據(jù)高速采樣時鐘，直接讀取預(yù)先存儲在高速存儲器中的數(shù)字波形，進(jìn)行數(shù)/模轉(zhuǎn)換獲得所需模擬波形，其特點是簡單靈活，只要存儲器時鐘足夠高，叮以獲得超寬帶LFM信號，不足之處在于需要大容量存儲器，系統(tǒng)結(jié)構(gòu)較為復(fù)雜。DDFS技術(shù)是通過相位累加器得到當(dāng)前相位值，然后利用該值尋址ROM查找表，讀出相應(yīng)的信號幅值，最后經(jīng)數(shù)/模變換獲得模擬波形，其特點是頻率分辨率高、波形參數(shù)控制靈活，不足之處在于限于DDS器件的水平其時鐘頻率不夠高，難以產(chǎn)生超寬帶波形。

　　對于大規(guī)模數(shù)字陣列，高集成度、小型化、低成本是系統(tǒng)設(shè)計的關(guān)鍵問題之一。隨著數(shù)字集成電路的發(fā)展，DDFS芯片集成度和時鐘頻率進(jìn)一步提高，尤其是單芯片多通道DDFS芯片的出現(xiàn)，給實現(xiàn)高集成度、小型化、低成本的陣列雷達(dá)多通道波形產(chǎn)生系統(tǒng)提供了便利。針對實際數(shù)字陣列系統(tǒng)指標(biāo)要求產(chǎn)生中心頻率為140 MHz，帶寬為1～120 MHz的線性調(diào)頻，設(shè)計中采用DDFS技術(shù)實現(xiàn)多通道波形產(chǎn)生是最優(yōu)的方案。

　　圖1給出了一種適用于數(shù)字陣列雷達(dá)基于DDFS技術(shù)的雷達(dá)波形產(chǎn)生系統(tǒng)原理框圖，DDS核中的相位累加器完成調(diào)相功能，而頻率累加器和相位累加器兩級串聯(lián)結(jié)構(gòu)完成調(diào)頻功能，正弦查找表后的乘法器則完成對波形信號幅度的控制，于是實現(xiàn)了陣列雷達(dá)的波形產(chǎn)生、波形捷變和幅相控制的一體化設(shè)計。

　　

　　2 多通道波形產(chǎn)生的實現(xiàn)

　　2.1 多通道波形產(chǎn)生系統(tǒng)結(jié)構(gòu)與硬件設(shè)計

　　根據(jù)上文的分析，采用DDFS技術(shù)來實現(xiàn)該多通道波形產(chǎn)生系統(tǒng)，考慮到系統(tǒng)指標(biāo)實現(xiàn)和成本要求，選用ADI公司的四通道高集成度DDS芯片AD9959作為系統(tǒng)的核心芯片，該芯片最高時鐘頻率達(dá)到500 MHz，包含了四路頻率、相位和幅度獨立可控的DDS核，DDS核的內(nèi)部結(jié)構(gòu)與圖1所示的原理框圖一致。設(shè)計中采用了4片AD9959芯片，配以外圍邏輯電路、轉(zhuǎn)換電路，在單塊PCB板上實現(xiàn)了16通道獨立可控的中頻雷達(dá)信號的系統(tǒng)集成設(shè)計，系統(tǒng)結(jié)構(gòu)框圖如圖2所示。AD9959時鐘頻率選為480 MHz，F(xiàn)PGA的同步時鐘為60 MHz;采用三片F(xiàn)PGA組成邏輯控制電路，完成對AD9959的初始化配置，對波形控制系統(tǒng)送來的控制碼進(jìn)行譯碼，并行計算十六路DDS通道波形的頻率、幅度、相位等控制參數(shù)，轉(zhuǎn)化為DDS寄存器控制碼，完成對16個通道相應(yīng)寄存器的讀寫操作。這樣，利用AD9959的頻率和幅相控制功能，在完成數(shù)字波形信號產(chǎn)生的同時，對數(shù)字陣列的每個發(fā)射單元波形的頻率、相位和幅度進(jìn)行獨立控制，該數(shù)字信號經(jīng)D/A變換成模擬中頻信號，然后由線性上變頻通道完成發(fā)射頻率擴展形成射頻信號，最后射頻信號經(jīng)天線輻射單元實現(xiàn)發(fā)射DBF。

　　

　　2.2 多通道波形產(chǎn)生系統(tǒng)軟件設(shè)計

　　在數(shù)字陣列雷達(dá)中，波束控制系統(tǒng)根據(jù)雷達(dá)整機發(fā)射信號的要求，計算低副瓣幅度加權(quán)、波束掃描相位加權(quán)以及幅相誤差校正所需的幅相加權(quán)因子，確定每個發(fā)射通道波形的控制碼，波形產(chǎn)生系統(tǒng)通過接口電路獲得波形控制碼，在FPGA中完成對波形控制碼的譯碼，確定頻率、幅相控制字，控制AD9959每個通道的波形樣式。AD9959的相位累加器為32位，調(diào)頻數(shù)據(jù)累加器為32位，相位偏移累加器為14位，幅度系數(shù)乘法器為10位。計算公式如下：[!--empirenews.page--]

　　

　　式中：FTW為頻率控制字;fs為系統(tǒng)時鐘率;POW為相位偏移字;AW為幅度調(diào)節(jié)字。

　　對AD9959的內(nèi)部寄存器的配置是通過串口實現(xiàn)的。其中管腳SCLK是串行時鐘腳，用于同步AD9959的數(shù)據(jù)。CS管腳是片選腳，只有CS腳處于低電平時，芯片才進(jìn)入通信周期。SD1O管腳是串行數(shù)據(jù)腳。串口操作有三種操作模式：單比特串行模式、2比特串行模式和4比特串行模式。其中單比特模式只需要一根數(shù)據(jù)線，可以盡量減小線間信號串?dāng)_，因此設(shè)計中采用該模式完成對AD9959的讀寫操作。對AD9959的控制流程如下：在主復(fù)位信號后，提供通道使能位與頻率調(diào)節(jié)字FTW的地址(Reglster 0x04)和相位偏移調(diào)節(jié)字POW的地址(Register 0x05)相結(jié)合，這樣，頻率調(diào)節(jié)字和/或相位偏移字就可在四個通道間獨立編程。圖3給出了程序設(shè)計流程圖。

　　

　　2.3 系統(tǒng)電磁兼容設(shè)計

　　本設(shè)計中，系統(tǒng)中包含4片AD9959芯片、3片高速FPGA以及多片時鐘驅(qū)動電路、變壓器、濾波器電路，是一個復(fù)雜的數(shù)/?；旌想娐废到y(tǒng)，尤其是要在單塊PCB板上完成了16路波形通道的系統(tǒng)集成，電磁兼容設(shè)計是必須充分考慮的問題。在電路設(shè)計中選取合適的電路結(jié)構(gòu)，注意各功能模塊之間的阻抗匹配、電平匹配;在PCB設(shè)計中，首先根據(jù)電源電壓高低、數(shù)字器件或模擬器件、高速器件或低速器件以及電流大小等特點，將電路劃成不同的功能組：電源部分、接口部分、數(shù)字部分(包括AD9959數(shù)字控制入口、FPGA及附屬電路)、模擬部分(包括AD9959模擬輸出、時鐘驅(qū)動、匹配電路、濾波電路等)，然后根據(jù)PCB的尺寸、安裝要求對電路的全部元件進(jìn)行綜合的合理布局。每個功能組的元器件緊湊地放置在一起以得到最短信號路徑以減小反射，尤其是時鐘線和AD9959輸出信號線應(yīng)盡量短，設(shè)計中采取差分傳輸?shù)姆绞?。其次，須仔?xì)考慮多層PCB板的層設(shè)置，根據(jù)電源、地的種類、信號線的密集程度、信號頻率等確定合適的PCB板層，層排列則依據(jù)一些基本原則：關(guān)鍵電源平面與其對應(yīng)的地平面相鄰;相鄰層的關(guān)鍵信號不能跨分割區(qū);時鐘等關(guān)鍵信號有一相鄰地平面等。

　　3 測試結(jié)果

　　通過細(xì)致的工程設(shè)計，本文所設(shè)計的16通道波形產(chǎn)生系統(tǒng)滿足數(shù)字陣列雷達(dá)系統(tǒng)要求，實現(xiàn)的主要技術(shù)指標(biāo)如表1所示。圖4(a)給出了該系統(tǒng)產(chǎn)生的LFM信號的頻譜圖，其中心頻率為140 MHz，帶寬120 MHz;圖4(b)顯示了該LFM信號的脈內(nèi)頻譜，其脈內(nèi)信噪比優(yōu)于65 dBc;系統(tǒng)的實物圖如4(c)所示。

　　

　　4 結(jié)語

　　文中介紹了基于DDFS技術(shù)的波形產(chǎn)生基本原理及幅相控制方法，給出了一種采用四通道DDS芯片AD9959作為核心芯片的多通道波形產(chǎn)生系統(tǒng)的設(shè)計方案，介紹了該系統(tǒng)的硬什設(shè)計和軟件實現(xiàn)。該系統(tǒng)在25 cm×12 cm的PCB板上實現(xiàn)了波形產(chǎn)生、波形捷變與幅相控制的一體化設(shè)計，能同時產(chǎn)生16路頻率、幅度和相位獨立控制的中頻雷達(dá)信號，滿足數(shù)字陣列雷達(dá)對收發(fā)陣列單元的高集成度、小型化、低成本和多功能的要求;系統(tǒng)實現(xiàn)的主要技術(shù)指標(biāo)為：信號帶寬1～120 MHz可變，通道隔離度大于60 dBc，窄帶脈內(nèi)信噪比大于65 dBc，滿足數(shù)字陣列雷達(dá)技術(shù)指標(biāo)的要求。隨著全數(shù)字DBF技術(shù)的發(fā)展.基于DDFS的多通道波形產(chǎn)生技術(shù)將越來越多的應(yīng)用于數(shù)字陣列系統(tǒng)，在工程設(shè)計中進(jìn)一步提高系統(tǒng)集成度、減小系統(tǒng)體積、降低系統(tǒng)成本仍然是今后研究的重點與難點。