350億晶體管的SoC能否測(cè)試？
[導(dǎo)讀]【導(dǎo)讀】350億晶體管的SoC能否測(cè)試？
近日，在法國(guó)南部尼斯市舉行的“DATE 2007（Design， Automation and Test in Europe 2007”的學(xué)術(shù)分會(huì)上，關(guān)于測(cè)試及故障診斷的精彩演講接連不斷。其中，以測(cè)試范疇的
【導(dǎo)讀】350億晶體管的SoC能否測(cè)試？
近日，在法國(guó)南部尼斯市舉行的“DATE 2007（Design， Automation and Test in Europe 2007”的學(xué)術(shù)分會(huì)上，關(guān)于測(cè)試及故障診斷的精彩演講接連不斷。其中，以測(cè)試范疇的熱門話題“2020年集成有350億個(gè)晶體管的（芯片）能否測(cè)試？”為題，舉辦了特別研討會(huì)。
該研討會(huì)（Session 7.1）上，西班牙加泰羅尼亞科技大學(xué)、美國(guó)英特爾以及美國(guó)Synopsys發(fā)表了演講。目前，尖端SoC中一般都集成有模擬電路、RF電路、多個(gè)處理器內(nèi)核以及數(shù)十個(gè)存儲(chǔ)器，其規(guī)模已達(dá)到5億晶體管。而目前的現(xiàn)狀是：這種SoC已經(jīng)難以進(jìn)行測(cè)試。但是，芯片的集成度今后肯定會(huì)越來(lái)越高，那么十幾年后出現(xiàn)的、集成有幾百億個(gè)晶體管的SoC將如何進(jìn)行測(cè)試呢？
2020年工藝技術(shù)估計(jì)將達(dá)到如下水平：晶體管柵長(zhǎng)6nm、柵氧化膜厚0.5nm、電源電壓0.5V。屆時(shí)將出現(xiàn)很多課題，比如耗電量、熱量、噪音、工藝誤差、邏輯電路部分的軟誤差(Soft Error)以及長(zhǎng)時(shí)間使用后的元件老化等問(wèn)題。
這樣一來(lái)，僅靠制造時(shí)的測(cè)試已經(jīng)不能保證質(zhì)量，需要實(shí)現(xiàn)系統(tǒng)工作時(shí)的動(dòng)態(tài)自我測(cè)試以及可重組的電路架構(gòu)。因此，今后可測(cè)試性設(shè)計(jì)(DFT) 與通常的邏輯設(shè)計(jì)將融為一體。同時(shí)，特別研討會(huì)中還指出，在設(shè)計(jì)和制造兩方面，測(cè)試都有望發(fā)揮重要作用。
關(guān)于故障診斷，Session 4.3的2個(gè)演講備受關(guān)注，二者都是關(guān)于掃描鏈診斷的。LSI的掃描測(cè)試方面，首先對(duì)掃描鏈?zhǔn)欠裾_運(yùn)行進(jìn)行確認(rèn)，然后對(duì)邏輯電路內(nèi)的各柵極進(jìn)行測(cè)試。當(dāng)掃描觸發(fā)器出現(xiàn)異常時(shí)，掃描測(cè)試將無(wú)法進(jìn)行，發(fā)生異常的位置也無(wú)法確定。而多掃描鏈可以利用正常掃描鏈來(lái)確定異常掃描鏈的異常觸發(fā)器的位置。
上述2個(gè)演講中，一個(gè)由美國(guó)明導(dǎo)國(guó)際發(fā)表，介紹了將掃描鏈的診斷速度提高至10～20倍的方法。該方法通過(guò)采用基于5大定律的動(dòng)態(tài)學(xué)習(xí)（Dynamic Learning），在疑似位置插入故障以大幅減少模擬次數(shù)而實(shí)現(xiàn)。
另一個(gè)是科威特大學(xué)與美國(guó)高通共同進(jìn)行的技術(shù)發(fā)表，內(nèi)容涉及掃描鏈保持錯(cuò)誤（Hold Error）的故障診斷。該技術(shù)可確定錯(cuò)誤的位置，即使存在保持錯(cuò)誤也可進(jìn)行測(cè)試生成，以進(jìn)行測(cè)試，故障檢測(cè)率幾乎不會(huì)下降。
該研討會(huì)（Session 7.1）上，西班牙加泰羅尼亞科技大學(xué)、美國(guó)英特爾以及美國(guó)Synopsys發(fā)表了演講。目前，尖端SoC中一般都集成有模擬電路、RF電路、多個(gè)處理器內(nèi)核以及數(shù)十個(gè)存儲(chǔ)器，其規(guī)模已達(dá)到5億晶體管。而目前的現(xiàn)狀是：這種SoC已經(jīng)難以進(jìn)行測(cè)試。但是，芯片的集成度今后肯定會(huì)越來(lái)越高，那么十幾年后出現(xiàn)的、集成有幾百億個(gè)晶體管的SoC將如何進(jìn)行測(cè)試呢？
2020年工藝技術(shù)估計(jì)將達(dá)到如下水平：晶體管柵長(zhǎng)6nm、柵氧化膜厚0.5nm、電源電壓0.5V。屆時(shí)將出現(xiàn)很多課題，比如耗電量、熱量、噪音、工藝誤差、邏輯電路部分的軟誤差(Soft Error)以及長(zhǎng)時(shí)間使用后的元件老化等問(wèn)題。
這樣一來(lái)，僅靠制造時(shí)的測(cè)試已經(jīng)不能保證質(zhì)量，需要實(shí)現(xiàn)系統(tǒng)工作時(shí)的動(dòng)態(tài)自我測(cè)試以及可重組的電路架構(gòu)。因此，今后可測(cè)試性設(shè)計(jì)(DFT) 與通常的邏輯設(shè)計(jì)將融為一體。同時(shí)，特別研討會(huì)中還指出，在設(shè)計(jì)和制造兩方面，測(cè)試都有望發(fā)揮重要作用。
關(guān)于故障診斷，Session 4.3的2個(gè)演講備受關(guān)注，二者都是關(guān)于掃描鏈診斷的。LSI的掃描測(cè)試方面，首先對(duì)掃描鏈?zhǔn)欠裾_運(yùn)行進(jìn)行確認(rèn)，然后對(duì)邏輯電路內(nèi)的各柵極進(jìn)行測(cè)試。當(dāng)掃描觸發(fā)器出現(xiàn)異常時(shí)，掃描測(cè)試將無(wú)法進(jìn)行，發(fā)生異常的位置也無(wú)法確定。而多掃描鏈可以利用正常掃描鏈來(lái)確定異常掃描鏈的異常觸發(fā)器的位置。
上述2個(gè)演講中，一個(gè)由美國(guó)明導(dǎo)國(guó)際發(fā)表，介紹了將掃描鏈的診斷速度提高至10～20倍的方法。該方法通過(guò)采用基于5大定律的動(dòng)態(tài)學(xué)習(xí)（Dynamic Learning），在疑似位置插入故障以大幅減少模擬次數(shù)而實(shí)現(xiàn)。
另一個(gè)是科威特大學(xué)與美國(guó)高通共同進(jìn)行的技術(shù)發(fā)表，內(nèi)容涉及掃描鏈保持錯(cuò)誤（Hold Error）的故障診斷。該技術(shù)可確定錯(cuò)誤的位置，即使存在保持錯(cuò)誤也可進(jìn)行測(cè)試生成，以進(jìn)行測(cè)試，故障檢測(cè)率幾乎不會(huì)下降。
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