21ic訊 Analog Devices, Inc. 近日宣布推出 AD9528 JESD204B 時鐘和 SYSREF 發(fā)生器，以滿足長期演進(LTE)和多載波 GSM 基站設計、防務電子系統(tǒng)、RF試驗儀器和其他新興寬帶 RF GSPS 數(shù)據(jù)采集信號鏈的時鐘要求。隨著數(shù)據(jù)速率進入數(shù)千兆級，多通道同步和數(shù)據(jù)延遲管理成為系統(tǒng)必不可少的一部分，將 JESD204B 標準運用在高速轉(zhuǎn)換器-數(shù)字處理器接口的做法在諸多最新應用中日益盛行。JESD204B 接口專門針對高數(shù)據(jù)速率系統(tǒng)設計需求而開發(fā)，AD9528 時鐘器件內(nèi)置可以支持和增強該接口標準特性的獨特功能。

AD9528 提供低功耗、多路輸出時鐘分配功能，具有低抖動性能，還配有片內(nèi)集成兩級鎖相環(huán) (PLL) 和電壓控制振蕩器 (VCO)。片內(nèi) VCO 的調(diào)諧范圍為3.6 GHz 至4.0 GHz，搭載的輸入接收器和振蕩器可同時提供單端和差分工作模式。

AD9528 提供與 JESD204B 兼容的子類 1 SYSREF 和確定性延遲時鐘信號，并且支持多種 SYSREF 信號發(fā)生選項。最基本的是一個簡單的緩沖功能，其中，由用戶提供的SYSREF信號被扇出至SYSREF輸出引腳。如果為其提供外部SYSREF源，AD9528還能將SYSREF輸出同步到內(nèi)部產(chǎn)生的時鐘輸出，這是實現(xiàn)精確確定性延遲的必要條件。AD9528也能在內(nèi)部生成 SYSREF 源。AD9528 既支持連續(xù)信號SYSREF發(fā)生，也支持“n次”脈沖生成。對于向其提供時鐘的數(shù)據(jù)轉(zhuǎn)換器，連續(xù)信號可能導致轉(zhuǎn)換器輸出頻譜中出現(xiàn)無用雜散，在這種系統(tǒng)中，N次生成至關(guān)重要。

當連接到恢復的系統(tǒng)參考時鐘和 VCXO 時，AD9528 產(chǎn)生1 MHz 至400 MHz 范圍的12路低噪聲輸出，以及兩路高速輸出(最高1.25 GHz)。一路時鐘輸出相對于另一路時鐘輸出的頻率和相位可通過分頻器相位選擇功能改變，該功能用作無抖動的時序粗調(diào)，其調(diào)整增量相當于 VCO 輸出信號的半個周期。每個 SYSREF 信號都有額外的相位偏移能力，這樣，在每個目標器件處，輸入最佳到達時間就變非常簡單。

運用 ADI 的AD9680雙通道、14位、1.0 GSPS JESD204B ADC，可以把 AD9528 用在寬帶 RF 數(shù)據(jù)采集應用設計中。