增強(qiáng)型90納米參考流程（Synopsys和中芯國(guó)際）
[導(dǎo)讀]新思科技（Synopsys）和中芯國(guó)際集成電路制造有限公司(中芯國(guó)際)宣布共同推出一個(gè)支持層次化設(shè)計(jì)及多電壓設(shè)計(jì)的增強(qiáng)型90納米R(shí)TL-to-GDSII參考設(shè)計(jì)流程。
新思科技（Synopsys）和中芯國(guó)際集成電路制造有限公司(中芯國(guó)際)宣布共同推出一個(gè)支持層次化設(shè)計(jì)及多電壓設(shè)計(jì)的增強(qiáng)型90納米R(shí)TL-to-GDSII參考設(shè)計(jì)流程。該流程受益于當(dāng)前最先進(jìn)的邏輯綜合、可測(cè)性設(shè)計(jì)（DFT）和可制造性設(shè)計(jì)（DFM）技術(shù)，其主要特性包括：Design CompilerTM Ultra產(chǎn)品的拓?fù)渚C合（topographical synthesis）技術(shù)、DFT MAX產(chǎn)品的掃描壓縮技術(shù)以及IC Compiler 布局與布線（place-and-route）產(chǎn)品的關(guān)鍵區(qū)域分析（Critical Area Analysis）技術(shù)。這些技術(shù)的完美融合有助于降低片上系統(tǒng)（SoCs）的實(shí)施和測(cè)試成本。
增強(qiáng)型參考設(shè)計(jì)流程3.2版以中芯國(guó)際的90納米工藝和新思科技的Pilot設(shè)計(jì)環(huán)境為基礎(chǔ)，目前已使用專為中芯國(guó)際90納米工藝開發(fā)的ARM®低功耗設(shè)計(jì)套件在新思科技的Galaxy™設(shè)計(jì)平臺(tái)上進(jìn)行了驗(yàn)證。該參考流程采用了Design Compiler Ultra 的拓?fù)渚C合（topographical synthesis）技術(shù)，該技術(shù)在綜合階段就可以精確預(yù)測(cè)布局后的時(shí)序、功耗和面積，從而減少邏輯綜合和布局之間的迭代設(shè)計(jì)時(shí)間。用于低功耗設(shè)計(jì)的高級(jí)功能包括電平轉(zhuǎn)換器（Level shifter）和隔離單元（Isolation Cell）的插入和布局優(yōu)化、多電壓區(qū)域的創(chuàng)建、多電源網(wǎng)絡(luò)的自動(dòng)綜合以及理解多電壓區(qū)域的時(shí)鐘樹綜合。為減少靜態(tài)漏電，該設(shè)計(jì)流程采用了電源閘控（Power Gating）技術(shù)，可關(guān)閉處于工作狀態(tài)的芯片區(qū)域的電源。DFT MAX則用以生成掃描壓縮電路，通過減少生產(chǎn)測(cè)試所需的數(shù)據(jù)量和時(shí)間來充分降低測(cè)試成本。該工具還減少了跨電壓域的掃描鏈連接的數(shù)量，從而縮減了電位轉(zhuǎn)換器（Level Shifter）或隔離單元（Isolation Cell）的數(shù)量來減少DFT對(duì)芯片面積的影響。
該參考流程還采用了IC Compiler中的關(guān)鍵區(qū)域分析（CAA）技術(shù)來確定隨機(jī)顆粒缺陷對(duì)成品率的影響。通過采用CAA，設(shè)計(jì)人員可以識(shí)別出成品率損失較大的電路結(jié)構(gòu)，并在生產(chǎn)前采取糾正措施。該流程中的其它DFM功能包括連線過孔的優(yōu)化以及插入填充去耦單元（filler cell and filler cap）。
參考設(shè)計(jì)流程3.2版現(xiàn)已推出。
增強(qiáng)型參考設(shè)計(jì)流程3.2版以中芯國(guó)際的90納米工藝和新思科技的Pilot設(shè)計(jì)環(huán)境為基礎(chǔ)，目前已使用專為中芯國(guó)際90納米工藝開發(fā)的ARM®低功耗設(shè)計(jì)套件在新思科技的Galaxy™設(shè)計(jì)平臺(tái)上進(jìn)行了驗(yàn)證。該參考流程采用了Design Compiler Ultra 的拓?fù)渚C合（topographical synthesis）技術(shù)，該技術(shù)在綜合階段就可以精確預(yù)測(cè)布局后的時(shí)序、功耗和面積，從而減少邏輯綜合和布局之間的迭代設(shè)計(jì)時(shí)間。用于低功耗設(shè)計(jì)的高級(jí)功能包括電平轉(zhuǎn)換器（Level shifter）和隔離單元（Isolation Cell）的插入和布局優(yōu)化、多電壓區(qū)域的創(chuàng)建、多電源網(wǎng)絡(luò)的自動(dòng)綜合以及理解多電壓區(qū)域的時(shí)鐘樹綜合。為減少靜態(tài)漏電，該設(shè)計(jì)流程采用了電源閘控（Power Gating）技術(shù)，可關(guān)閉處于工作狀態(tài)的芯片區(qū)域的電源。DFT MAX則用以生成掃描壓縮電路，通過減少生產(chǎn)測(cè)試所需的數(shù)據(jù)量和時(shí)間來充分降低測(cè)試成本。該工具還減少了跨電壓域的掃描鏈連接的數(shù)量，從而縮減了電位轉(zhuǎn)換器（Level Shifter）或隔離單元（Isolation Cell）的數(shù)量來減少DFT對(duì)芯片面積的影響。
該參考流程還采用了IC Compiler中的關(guān)鍵區(qū)域分析（CAA）技術(shù)來確定隨機(jī)顆粒缺陷對(duì)成品率的影響。通過采用CAA，設(shè)計(jì)人員可以識(shí)別出成品率損失較大的電路結(jié)構(gòu)，并在生產(chǎn)前采取糾正措施。該流程中的其它DFM功能包括連線過孔的優(yōu)化以及插入填充去耦單元（filler cell and filler cap）。
參考設(shè)計(jì)流程3.2版現(xiàn)已推出。
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