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混合信號(hào)/射頻參考設(shè)計(jì)”錦囊”(MS/RF RDK)（Cadence）

時(shí)間：2009-04-27 14:22:08

關(guān)鍵字： CADENCE 射頻混合信號(hào) 參考設(shè)計(jì)

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[導(dǎo)讀]Cadence設(shè)計(jì)系統(tǒng)公司與專業(yè)積體電路制造服務(wù)公司-臺(tái)灣積體電路制造股份有限公司(以下簡(jiǎn)稱臺(tái)積公司)今日共同宣布推出業(yè)界第一款的混合信號(hào)/射頻參考設(shè)計(jì)”錦囊”(MS/RF RDK)。這款錦囊采用Cadence® Virtuoso®

Cadence設(shè)計(jì)系統(tǒng)公司與專業(yè)積體電路制造服務(wù)公司-臺(tái)灣積體電路制造股份有限公司(以下簡(jiǎn)稱臺(tái)積公司)今日共同宣布推出業(yè)界第一款的混合信號(hào)/射頻參考設(shè)計(jì)”錦囊”(MS/RF RDK)。這款錦囊采用Cadence® Virtuoso®混合信號(hào)技術(shù)研發(fā)完成，可提供矽芯片特性行為模型(silicon-characterized behavioral models) 以及完整的教學(xué)內(nèi)容，展示經(jīng)驗(yàn)證的高效混合信號(hào)/射頻IC參考設(shè)計(jì)流程，協(xié)助實(shí)現(xiàn)更快的上市時(shí)間。新技術(shù)包括鎖相環(huán)電路(Phase Locked Loop) 噪聲敏感參考設(shè)計(jì)實(shí)例，能夠以準(zhǔn)確、高效的方式預(yù)測(cè)相位噪聲(phase noise)。采用的技術(shù)包括Virtuoso定制設(shè)計(jì)平臺(tái)中的SKILL-based Pcells、QRC抽取，以及涵蓋Spectre® Circuit Simulator、Spectre RF與AMS Designer的Virtuoso多模仿真等。

完整的混合信號(hào)/射頻參考設(shè)計(jì)錦囊包含了相關(guān)文件、PLL電路實(shí)例以及經(jīng)驗(yàn)證的流程教程，于2009年第二季公布在臺(tái)積公司線上客戶服務(wù)系統(tǒng)TSMC Online (http://online.tsmc.com )，提供給全球臺(tái)積公司六五納米客戶，使其充分了解完整的解決方案。 Cadence與臺(tái)積公司計(jì)劃于四月加州圣荷塞的TSMC技術(shù)研討會(huì)(TSMC Technology Symposium)、五月德國(guó)慕尼黑的CDNLive! EMEA用戶大會(huì)及7月的舊金山設(shè)計(jì)自動(dòng)化大會(huì)Design Automation Conference (DAC)中演示說明整個(gè)流程。

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