摘要：通過(guò)分析設(shè)計(jì)，提出了一種新型結(jié)構(gòu)的疊柵MOSFET，它的柵電容是由兩個(gè)電容混聯(lián)組成，所以它有較小的柵電容和顯著的抑制短溝道效應(yīng)的作用。模擬軟件MEDICI仿真結(jié)果驗(yàn)證了理論分析的預(yù)言，從而表明該結(jié)構(gòu)可用作射頻領(lǐng)域。
關(guān)鍵詞：疊柵MOSFET；閾值電壓；柵氧化層電容；短溝道效應(yīng)

0 引言
    盡管微電子學(xué)在化合物和新元素半導(dǎo)體材料以及電路技術(shù)方面取得了很大的進(jìn)展，但是其材料的元件和集成電路還遠(yuǎn)不具備成為主流技術(shù)的條件，到目前為止，還看不到能夠替代硅基微電子技術(shù)的新技術(shù)出現(xiàn)，至少在21世紀(jì)的前半葉，硅基CMOS工藝技術(shù)仍將是微電子的主流，因此研究新結(jié)構(gòu)、新工藝的硅基CMOS器件還是當(dāng)前提高集成電路的主要努力方向。近十年來(lái)在這些方面人們已取得了眾多的進(jìn)展，溝道工程、超淺結(jié)技術(shù)、柵工程技術(shù)把CMOS器件應(yīng)用的范圍不斷的拓展，已經(jīng)開(kāi)發(fā)出了一系列新結(jié)構(gòu)的MOSFET。
    關(guān)于新型柵結(jié)構(gòu)晶體管的理論研究可以追溯到1967年，與此同時(shí)人們也在對(duì)體硅MOSFET的特性進(jìn)行研究。從1980年以來(lái)，大量不同結(jié)構(gòu)的體硅MOSFET被提出，并得到發(fā)展，如SOI MOSFET、雙柵MOSFET。
    本文依據(jù)柵工程原理提出一種新型的疊柵結(jié)構(gòu)MOSFET，下面分兩個(gè)部分來(lái)描述其結(jié)構(gòu)及特性。首先描述了疊柵MOSFET的器件結(jié)構(gòu)和它的優(yōu)點(diǎn)；接著介紹了這種疊柵MOSFET的柵氧電容和閾值電壓隨溝長(zhǎng)L變化的情況，再通過(guò)模擬仿真驗(yàn)證了理論分析。所得到的結(jié)果表明疊柵MOSFET有較小的柵電容和短溝道效應(yīng)，而這兩個(gè)結(jié)果正是射頻電路樂(lè)于接受的。

1 器件結(jié)構(gòu)
    圖1是所提出的疊柵MOSFET的結(jié)構(gòu)示意圖，該MOSFET可有多種接法。由圖1可見(jiàn)疊柵MOSFET的第一柵Gl和第二柵G2部分疊交，第一柵的制作材料用N+型多晶硅(功函數(shù)φG1=4．17eV)，第二柵則用功函數(shù)較高的P+多晶硅(功函φG2=5．25eV)。柵的接法有多種，這里將兩個(gè)柵都接同一個(gè)電壓，因此總柵電容是混聯(lián)。

    這種結(jié)構(gòu)存在很多優(yōu)點(diǎn)，傳統(tǒng)MOSFET中的電子一般以一個(gè)較低的初速度進(jìn)入溝道，在向漏端運(yùn)動(dòng)的過(guò)程中慢慢加速，在漏端達(dá)到電子最大漂移速度，因此電子在漏端運(yùn)動(dòng)很快，而在源端速度較低，器件速度主要受限于源端較低的電子運(yùn)動(dòng)速度，它的場(chǎng)強(qiáng)分布不均勻。載流子在溝道區(qū)只有在近漏端才會(huì)受到很大的加速作用，這樣加速區(qū)域小，易在漏端形成熱載流子注入，同時(shí)在低漏壓情況下器件也會(huì)產(chǎn)生DIBL效應(yīng)和短溝道效應(yīng)。疊柵MOSFET溝道中的電場(chǎng)分布與普通MOS有所不同，在溝道中間處由于兩個(gè)柵突變界面的影響，溝道電場(chǎng)分布不均勻，其界面處電場(chǎng)有一個(gè)峰值，源端電子在這個(gè)峰值電場(chǎng)的加速下，呈現(xiàn)了較大的平均速度，同時(shí)電場(chǎng)分布更加均勻。這樣，溝道中電子的平均速度增大，提高了遷移率，使得其截止頻率和驅(qū)動(dòng)能力增加，加大了跨導(dǎo)gm。而且漏端的尖峰電場(chǎng)下降，降低了短溝道效應(yīng)，減小了熱載流子注入，提高了擊穿電壓。
    就柵電容而言，由于新結(jié)構(gòu)柵是由兩個(gè)部分交疊的電容組成，柵電容屬于混連，其值小于單柵結(jié)構(gòu)的柵電容，從而提高了功率增益和最高工作頻率。結(jié)構(gòu)上的優(yōu)勢(shì)使得該器件跨導(dǎo)大、截止頻率高、短溝道效應(yīng)小、I-V曲線平滑輸出電阻大，可用于射頻電路。本文將分析它的閾值電壓、柵本征電容的情況，其它特性另文介紹。[!--empirenews.page--]

2 特性模擬
2．1 閾值電壓特性
    首先，我們用模擬軟件MEDICI仿真了疊柵MOSFET與單柵MOSFET的閾值電壓，對(duì)仿真結(jié)果做比較，將不同溝道長(zhǎng)度閾值電壓特性以及閾值電壓的變化率展現(xiàn)出來(lái)。所用的兩種結(jié)構(gòu)除了柵結(jié)構(gòu)不同外，其它參數(shù)都相同(如溝道摻雜情況、源漏情況、溝長(zhǎng)等)。具體摻雜數(shù)值如表1，

為了仿真其閾值電壓特性，接法上將源端、襯底接地，漏端加一個(gè)較小電壓VDS=0．10V，單柵氧化層厚度tox=2．0×10-6cm，疊柵的兩個(gè)柵氧化層厚度都是tox=2．0×10-6cm。仿真結(jié)果如圖2所示。

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    再利用MEDICI提取圖2中各自閾值電壓的值，見(jiàn)表2。在表2中我們可以看到同等條件下VT(stack)>VT，這時(shí)需要注意的是在溝道縮小到0．1μm時(shí)，單柵NMOS于短溝道效應(yīng)的影響已經(jīng)沒(méi)有閾值電壓了，MOSFET經(jīng)失去了作用，而疊柵MOSFET則保持了一個(gè)比較合理的閾值，這已經(jīng)證明了疊柵結(jié)構(gòu)能有效的抑制短溝道效應(yīng)。為了比較兩種結(jié)構(gòu)的閾值電壓變化率，可調(diào)整疊柵NMOS的閾值電壓VT(stack)，使它在長(zhǎng)溝道情況下與單柵NMOS的閾值電壓VT相等，然后比較兩種結(jié)構(gòu)閾值電壓隨溝道長(zhǎng)度的變化率。我們通過(guò)降低疊柵結(jié)構(gòu)的溝道摻雜濃度的方法，這樣就會(huì)得到在長(zhǎng)溝道情況下兩種結(jié)構(gòu)閾值電壓相等。實(shí)際情況下，將疊柵MOSFET溝道摻雜降為2×1016／cm3時(shí)，就可以得到上述結(jié)果。仿真結(jié)果如圖3所示。

    同樣提取相同閾值電壓?jiǎn)螙臢MOS的情況，再將兩者的提取值比較，如圖4所示。顯然得到的結(jié)果是在溝道長(zhǎng)度低于0．5μm時(shí)，疊柵MOSFET的閾值電壓變化率比單柵MOSFET的要小，抑制短溝道效應(yīng)能力也必然要大得多。

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2．2 電容特性
    就疊柵MOSFET而言，它的柵電容是G1和G2混聯(lián)后的電容，所以不能用單柵MOSFET柵電容的計(jì)算方法來(lái)計(jì)算疊柵結(jié)構(gòu)。注意到兩種結(jié)構(gòu)的MOSFET除了柵結(jié)構(gòu)不同外，其它參數(shù)都相同，我們可以利用單柵MOSFET的單位柵氧化層電容Cox來(lái)求解疊柵結(jié)構(gòu)柵氧化層電容。
    單柵長(zhǎng)溝道MOSFET的閾值表達(dá)式如式(1)所示

   
疊柵MOSFET的閾值電壓與單柵NMOS的閾值電壓之差。這樣我們就得到了疊柵MOSFET單位面積柵氧電容的表達(dá)式。
    求解時(shí)用的還是表1的摻雜濃度，并且用到表2所得仿真結(jié)果。計(jì)算的具體值時(shí)，我們?nèi)”?長(zhǎng)溝道時(shí)△VT(L=1．6μm)，可得△VT=1．08V。而在長(zhǎng)溝道的條件下單柵NMOS單位面積的柵氧化層電容
   
柵氧厚度tox=2．O×10-6cm(與模擬時(shí)所用的值保持一致)，這樣就能得出

與普通單柵NMOS相比，減少了27％，模擬結(jié)果與計(jì)算值基本一致。

3 結(jié)論
    本文提出了部分疊柵結(jié)構(gòu)的MOSFETs的基本結(jié)構(gòu)，分析了它們的柵電容、寄生電容等方面的優(yōu)點(diǎn)，以及對(duì)短溝道效應(yīng)的顯著抑制效果。接著用MEDICI仿真驗(yàn)證了理論分析結(jié)果，說(shuō)明了疊柵MOSFET的優(yōu)越性，可用作射頻電路的MOSFE。