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中國國內(nèi)IP核市場狀況
CSIP(工信部軟件與集成電路促進中心)在2012年11月的研究報告中指出： 我國集成電路設計業(yè)的高速發(fā)展帶動IP核市場穩(wěn)步擴大，國內(nèi)企業(yè)對IP核的數(shù)量、質(zhì)量和服務的需求都在不斷增加。今年我們對隨機抽取的樣本企業(yè)
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本土IC設計企業(yè)對IP核的需求
CSIP(工信部軟件與集成電路促進中心)在2012年11月的研究報告中指出： 在需求類型上，嵌入式CPU、模擬和混合信號占比達到52%和41%，其次是嵌入式存儲器、DSP、音視頻、物理單元庫等。值得注意的是，對模擬和混合
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Tensilica DPU IP核授權(quán)使用機構(gòu)突破200家
2012年12月6日Tensilica宣布，采用其DPU(數(shù)據(jù)處理器)技術(shù)的機構(gòu)數(shù)量達到200家。Tensilica與這200家公司共達成500多項技術(shù)許可協(xié)議，定制了數(shù)千款獨特的DPU處理器，并應用于量產(chǎn)芯片中。這是繼上月Tensilica宣布DPU出
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CAST基于FPGAs和ASICs的視頻編碼器IP核現(xiàn)已上市
近日，由CAST公司提供的基于FPGAs和ASICs的H.264High Profile視頻編碼器IP核現(xiàn)已經(jīng)實現(xiàn)上市。高清H.264/AVC視頻編碼器核專為對高清視頻具有嚴格要求的HD廣播、專業(yè)攝像機、視頻刻錄等產(chǎn)品研制，具有出眾的視頻效果、
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基于IP核技術(shù)的SoC設計
1概述 隨著集成電路(Integrated Circuit,IC)設計技術(shù)和工藝水平進入超深亞微米,集成電路規(guī)模越來越大,芯片設計規(guī)模和設計復雜度也急劇提高,工藝流程呈現(xiàn)專業(yè)化,EDA設計逐步發(fā)展和完善。九十年代出現(xiàn)了SoC芯片,即可
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基于DDS IP核及Nios II的可重構(gòu)信號源設計
SOPC(System on a Programmable Chip，片上可編程系統(tǒng))是Altera公司提出的一種靈活、高效的SOC解決方案。它將處理器、存儲器、I／O接口、LVDS、CDR等系統(tǒng)設計需要的功能模塊集成到一個可編程邏輯器件上，構(gòu)建一個可
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基于DDS IP核及Nios II的可重構(gòu)信號源設計
基于DDS IP核及Nios II的可重構(gòu)信號源設計
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基于IP核的FIR低通濾波器的設計與實現(xiàn)
0.引言 FIR（Finite Impulse Response，有限沖擊響應）數(shù)字濾波器具有穩(wěn)定性高、可以實現(xiàn)線性相位等優(yōu)點，廣泛被應用于信號檢測與處理等領(lǐng)域[1,2]。由于FPGA（Field Programmable Gate Array，現(xiàn)場可編程門陣列）
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基于IP核的FPGA 設計方法
幾年前設計專用集成電路(ASIC) 還是少數(shù)集成電路設計工程師的事, 隨著硅的集成度不斷提高,百萬門的ASIC 已不難實現(xiàn), 系統(tǒng)制造公司的設計人員正越來越多地采用ASIC 技術(shù)集成系統(tǒng)級功能(System L evel In tegrete - SL
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Tensilica IP核出貨超20億顆 成為授權(quán)收入最高的DSP IP供應商
10月15日，Tensilica宣布，其DPU（數(shù)據(jù)處理器）的授權(quán)出貨量突破20億顆。Tensilica授權(quán)廠商目前每年出貨約8億顆Tensilica DPU IP核，這較2011年6月DPU的出貨量突破10億顆時增長超過50%（參見新聞稿）。Tensilica同時
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基于快速傅里葉IP核的數(shù)字脈壓處理器的實現(xiàn)
引言 脈沖壓縮體制在現(xiàn)代雷達中被廣泛采用，通過發(fā)射寬脈沖來提高發(fā)射的平均功率，保證足夠的作用距離；接收時則采用相應的脈沖壓縮算法獲得脈寬較窄的脈沖，以提高距離分辨力，從而能夠很好地解決作用距離和距離
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基于Q-Coder算術(shù)編碼器IP核的設計
1 概述JPEG2000[1,2]是新的靜止圖像壓縮標準，它具有的多種特性使得它有著廣泛的應用前景。目前為止，JPEG2000的解決方案比較少，并且其中的絕大部分是軟件解決方案：Jasper[3]軟件是經(jīng)IEC JTC1/SC29/WG1小組推薦使用
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CAN總線控制器IP核的代碼分析
include "timescale.v"// synopsys translate_on`include "can_defines.v"module can_top(`ifdef CAN_WISHBONE_IFwb_clk_i,wb_rst_i,wb_dat_i,wb_dat_o,wb_cyc_i,wb_stb_i,wb_we_i,wb_adr_i,wb_ack_o,`elserst_i,ale
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Tensilica成為全球授權(quán)收入最高的DSP IP供應商
Tensilica成為全球授權(quán)收入最高的DSP IP供應商
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全功能硬件掃描鍵盤控制器IP核的實現(xiàn)
IP（Intellectual Property），即常說的知識產(chǎn)權(quán)。在PLD領(lǐng)域中，IP核是指將數(shù)字系統(tǒng)中常用但比較復雜的一些功能塊設計成參數(shù)可調(diào)并以HDL源文件或加密網(wǎng)表形式存在的可供其他用戶直接調(diào)用的軟件模塊。由于已經(jīng)過嚴格的
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CAN總線控制器的IP核代碼
include "timescale.v"// synopsys translate_on`include "can_defines.v" module can_top( `ifdef CAN_WISHBONE_IF wb_clk_i, wb_rst_i, wb_dat_i, wb_dat_o, wb_cyc_i, wb_stb_i, wb_we_i,
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基于Q-Coder算術(shù)編碼器的IP核設計與仿真
1 概述 JPEG2000[1,2]是新的靜止圖像壓縮標準，它具有的多種特性使得它有著廣泛的應用前景。目前為止，JPEG2000的解決方案比較少，并且其中的絕大部分是軟件解決方案：Jasper[3]軟件是經(jīng)IEC JTC1/SC29/WG1小組推薦
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基于SJA1000 IP核的CAN總線通信系統(tǒng)
摘要：分析了CAN總線控制器的工作原理，以SJA1000為模型，提出基于SOPC技術(shù)的CAN總線控制器的設計方案，并完成SJA1000 IP核的設計；完成了在Altcra的Cyclone III型FPGA芯片上集成微處理器核、SJA1000 IP核、數(shù)據(jù)RAM、
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基于BIST的IP核測試方案設計
1 引言 隨著半導體工藝的發(fā)展，片上系統(tǒng)SOC已成為當今一種主流技術(shù)?；贗P復用的SOC設計是通過用戶自定義邏輯(UDL)和連線將IP核整合為一個系統(tǒng)，提高了設計效率，加快了設計過程，縮短了產(chǎn)品上市時間。但是隨著設
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基于SJA1000 IP核的CAN總線通信系統(tǒng)
基于SJA1000 IP核的CAN總線通信系統(tǒng)
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