引言

隨著數字信號處理技術的日益蓬勃發(fā)展,在雷達信號處理、航測等諸多領域,日益擴張的原始數據、更加復雜和不斷增加的算法都對接口的傳輸速度提出了更高的要求,高速、穩(wěn)定、安全的傳輸接口往往成為整個項目的技術關鍵。千兆以太網從以太網基礎上發(fā)展而來,具有高效、高速、高性能等特點,同時還可以實現完全的電氣隔離,是能夠適用于諸多領域的優(yōu)秀數據傳輸方式。本文基于xilinx的高性能Zynq-7000全可編程片上系統,利用其ARM＋FPGA架構,實現了千兆以太網的高速傳輸,一方面將嵌入式系統簡單化、小型化,另一方面鑒于FPGA的特性,為整個模塊提供了可觀的擴展空間,方便功能的擴展和算法模塊的搭建。

1平臺設計

1.1Zynq-7000系列

本文使用的硬件平臺核心為xilinx公司出品的Zynq-7000系列FPGA,其集成了處理系統(ProceSSingSyStem,PS）和可編程邏輯（ProgramableLogic,PL）兩大部分。PS部分包括最高可運行1GHz的雙核ARMCortex-A9多核處理器:PL部分即xilinxFPGA,包括可配置邏輯塊（ConfigurableLogicBlock,CLB）、36kB容量的BRAM、數字信號處理DSP48E1、時鐘管理單元、可配置I/o、模數轉換器(xADC）等資源。Zynq-7000系列中的PS部分與PL部分之間包含3000個內部互聯,處理器系統和可編程邏輯緊密結合,內部接口可以達到100Gbit/S以上的吞吐量,其性能完全不遜于FPGA＋ARM的傳統組合,再加上FPGA的可反復編程特性,使得Zynq-7000系列芯片成為很多高標準平臺的選擇,使傳輸方案具備更好的擴展性和靈活性。

l.2PS-PL接口設計

本文使用32bit位寬的AxI-HP高性能端口,利用AxIDMA模式進行數據交互。在Zynq-7000的PL中,利用AxIDMA方式和AxI數據BRAM,通過AxI-Lite總線處理器進行數據建立和連續(xù)傳輸。

根據設計的平臺方案,在Vivado上搭建系統,PS與PL間為一個深度充裕的BRAM,約定一個地址作為總線狀態(tài)地址。命令字由PS至PL下發(fā)時,PS端將命令字存到BRAM固定地址,并將總線狀態(tài)寫為命令狀態(tài),PL端檢測到命令狀態(tài)時開始對BRAM進行讀操作,讀取約定長度的命令字數據。當數據從PL至PS上傳時,PL端首先對總線狀態(tài)地址進行監(jiān)測,檢測到總線狀態(tài)為忙狀態(tài)時,則不進行數據上傳:檢測到總線狀態(tài)為非忙狀態(tài)時,PL端開始對BRAM進行寫操作,將固定長度的數據寫入BRAM中,同時向PS端發(fā)送一個F2P的中斷,PS端檢測到中斷后開始對BRAM進行讀操作,將固定長度的數據讀出并做下一步處理,處理完成后將總線狀態(tài)寫為閑狀態(tài),PL端檢測到總線狀態(tài)重新變?yōu)殚e時開始下一次數據寫入。利用上述的握手機制,可以保證上下行數據高速連續(xù)地傳輸,避免出現因PS端處理速度造成的丟包現象。

1.3模塊整體架構

模塊整體架構設計如圖1所示。

上行數據通過在RAM進行緩存后,通過PS-PL接口傳送至ARM進行打包處理,利用UDP協議通過AR8035芯片和網口發(fā)送到通用計算機:下行命令字通過千兆網口傳送到ARM進行打包,然后通過PS-PL接口傳送至PL側FPGA中的RAM進行緩存,向下發(fā)送。

1.4程序設計

1.4.1FPGA程序設計

FPGA程序使用VHDL語言編寫,數據幀的形式如圖2所示。

為了提高數據上傳效率,每次AxIDMA傳輸上傳10幀數據。FPGA接到底層傳輸上來的數據后,將數據存入一個上行緩存RAM,當檢測到總線狀態(tài)為閑狀態(tài)并且緩存RAM中數據滿10幀時,啟動上傳使能,將10幀數據通過120MHz時鐘以32位寬的形式存入總線BRAM中的約定地址并發(fā)送中斷信號。然后不斷監(jiān)控狀態(tài)地址,當總線狀態(tài)完成一次由閑變忙再變閑后,開始下一次BRAM的寫操作。

當命令數據下行,FPGA檢測到總線狀態(tài)為命令狀態(tài)時,開始對總線BRAM進行讀操作,讀取約定地址上的1024字節(jié)的命令數據存入下行的緩存RAM,通過RAM轉換成適合下層使用的位寬后向下發(fā)送。

1.4.2ARM程序設計

ARM程序使用C語言編寫,當檢測到F2P中斷時開始數據上傳流程,將狀態(tài)置為忙,從BRAM中讀取數據,將數據拆分為10幀,分別判斷幀頭,將正確的幀頭通過UDP協議上傳,并設置狀態(tài)為閑:當接收到上位機命令時,將幀頭正確的命令數據寫入BRAM,并設置狀態(tài)為命令狀態(tài),提醒FPGA接收。數據上行程序流程如圖3所示。

2模塊測試

完成軟硬件設計后,對模塊進行功能和穩(wěn)定性測試。測試命令下行時,使用網口調試助手下發(fā)正確格式的命令包,通過VivadoHardware觀察接收的命令是否正確:測試數據上行時,使用wireShark抓取數據包,觀察數據幀頭流水號是否連續(xù),若連續(xù)則說明傳輸正常不丟包,若不連續(xù)則證明傳輸不正確。

經過測試,數據上行和命令下行功能正常,傳輸不丟包,且速度高達640MbpS,滿足高速、穩(wěn)定的要求。

3結語

本文基于Zynq-7000全可編程片上系統的硬、軟件相結合的設計,成功搭建了千兆以太網傳輸模塊,與通用計算機互聯傳輸高速、穩(wěn)定,使用UDP協議傳輸速度達到640MbpS。模塊使用高性能Zynq-7000系列芯片,將嵌入式系統和可編程邏輯器件緊密結合,架構靈活且方便擴展,為多種領域的數據傳輸提供了一個高速、穩(wěn)定、低成本的解決方案。