用于 5G、物聯(lián)網(wǎng)和其他各種用途的商業(yè)天基通信出現(xiàn)了巨大的增長，Starlink 和 OneWeb 等星座的推出就是明證。這補充了軍事和科學衛(wèi)星的使用，后者也出現(xiàn)了大幅增長。這些應用所需的半導體功率器件，例如衛(wèi)星總線電壓到終端應用的DC/DC 轉(zhuǎn)換，與地面商業(yè)或汽車對應器件相比，需要滿足某些獨特的可靠性標準，因為它們存在于敵對環(huán)境中。環(huán)境。這既意味著可預測的輻射暴露——例如來自地球周圍的范艾倫帶——也意味著不可預測的事件，例如太陽耀斑。

總線電壓呈上升趨勢，從 28 V 上升到 100 至 200 V 范圍，以滿足不斷增長的電力需求。適合此電壓范圍的不同制造商提供各種 RH MOSFET。在本文中，我們將研究硅 MOSFET 中的一些輻射引起的退化機制，以及正在采取的一些方法來盡量減少這種退化。雖然這些部件中有很多是用于商業(yè)衛(wèi)星應用的，但公司可以生產(chǎn)同樣符合軍用標準的 FET，因此遵循與這些相關的國防部規(guī)范。其中包括 MIL-PRF-19500-746 和 MIL-STD-750，并包含詳細的設備規(guī)格和測試方法。MIL-PRF-38535 涵蓋了此類兩用設備可以遵循的篩選和質(zhì)量保證測試。

總電離劑量 (TID) 表示部件暴露的累積劑量，以 krads 為單位表示。本質(zhì)上，TID 的影響是輻射產(chǎn)生的電子-空穴對以及該電荷在氧化物或氧化物/半導體界面處的積累。在測試實驗室中，通常使用 Co 60源來產(chǎn)生用于該測試的伽馬射線。圖 1 所示的 Si VDMOS 器件可能是用于空間應用的最常見的功率 MOSFET。NMOS 版本顯示在這里。TID 會導致設備中的多個參數(shù)變化，如下所示。

從為表征 NMOS 上的 TID 進行的實驗室測試中看到的最常見的參數(shù)偏移是閾值電壓 (V T ) 的負偏移。

這是由于輻射產(chǎn)生的相對固定的空穴在柵極氧化物上積聚的正電荷引起的。然而，大多數(shù)實驗室測試都是在 50–300 rads/s (Si) 的相對較高劑量率 (HDR) 下進行的。對于暴露輻射的可預測部分，太空中的劑量率要低得多，特別是對于低地球軌道路徑，其劑量率可能<1毫拉德/秒。在一篇開創(chuàng)性的論文中，Schrimpf 等人1詳細介紹了基于所用劑量率的 V T后輻射恢復的巨大差異，并表明需要進行室溫退火才能看到傳統(tǒng) HDR TID 測試中的全部效果。

柵極氧化物中的正電荷積累導致 V T降低可以通過在正柵極偏壓下產(chǎn)生界面陷阱來補償，從而增加 V T，這在 HDR 條件下需要更多時間。設備規(guī)格需要認識到這一點并列出劑量率。2

對于給定的 TID 規(guī)范，降低的 TID 后 V T必須符合器件 V T規(guī)范，因此靠近上規(guī)范窗口的 TID 前的緊密分布將允許這樣做。從工藝的角度來看，有充分證據(jù)表明，TID 的 V T變化大致與氧化物厚度 t ox的平方成正比(V T ≈ Q ox ÷ C ox ≈ t ox 2)。因此，與低壓或邏輯 RH 器件相比，用于 RH 功率 MOSFET(例如 100 nm)的相對較厚的氧化物將顯示出更高的靈敏度。使用柵極氧化物作為 TID V T的旋鈕然而，移位控制在權(quán)衡涉及滿足完整 V GS規(guī)格(在很多情況下為 ±20 V)和單事件柵極破裂 (SEGR) 裕度所需的柵極穩(wěn)健性方面是很棘手的，這將在接下來討論部分。

在 TID 后的結(jié)中看到的較高重組會增加器件亞閾值泄漏和 I DSS泄漏，并可能降低 BV DSS。此外，體二極管還可以在較低電流下表現(xiàn)出更大的非理想行為。

已經(jīng)開發(fā)了幾種工藝解決方案來改善 RH 設備中的 TID 特性：

· 實施一種后柵極工藝流程：不將柵極氧化物暴露在高溫下有助于最大程度地減少退化，以及一開始就富含電荷的柵極氧化物。3

· 在金屬/鈍化層中使用吸雜層可以幫助最小化器件表面層的界面/體電荷積聚。這有助于最大限度地減少因氧化物/半導體界面受損而導致的遷移率下降導致的導通電阻 (R DS(on) ) 變化。

來自宇宙射線的重離子撞擊半導體可以產(chǎn)生沿離子軌道形成的高電流密度等離子體鞘層，從而導致單粒子效應 (SEE)。入射離子沉積的能量以其線性能量轉(zhuǎn)移 (LET) 表示，單位為 MeV-cm 2 /mg。不同的離子可以具有不同的穿透深度以及 LET。其效果是產(chǎn)生可能導致退化或災難性故障的電子-空穴對。

單粒子燒毀 (SEB) 是 SEE 的一類，在圖 1 中解釋為寄生 NPN 雙極器件在 p 體從載流子獲得正向偏置時開啟。這可能導致雪崩倍增和局部高溫造成的不可逆故障。

SEGR 是 SEE 的另一個故障模式子集，其中器件的 JFET 區(qū)域中的離子軌道通過正電荷積聚在柵極氧化物上產(chǎn)生高電場。如果氧化物的結(jié)構(gòu)完整性受損，這可能導致柵極泄漏增加并導致災難性故障。

測試方法包括讓零件經(jīng)受不同能量的各種離子——例如，在范德格拉夫加速器中。常用的離子包括溴(LET ≈ 37 MeV-cm 2 /mg)、銀(LET ≈ 50 MeV-cm 2 /mg)、氙(LET ≈ 61 MeV-cm 2 /mg)和金(LET≈ 90 MeV) -cm 2 /mg)。應使用離子的能量，使其穿透深度涵蓋器件的外延區(qū)域?？梢詮倪@些測試中創(chuàng)建一個 SEE 安全操作區(qū) (SOA)。

在這些測試中，對于給定的 V DS較高的負 V GS會增強氧化物上的電場，因此會導致 SEGR 失效。電壓降額是降低 SEB/SEGR 風險的常用方法;即，可以使用比應用需要的電壓額定值高得多的設備。這是對其他設備性能因素(例如開關速度)的潛在權(quán)衡。改進 SEE/SEGR 的方法因流程和設計而異，下面列出了一些方法：

· Epi 工程是減少靠近器件表面的電場的關鍵。Liu 和其他人已經(jīng)表明，緩沖層或分級外延可以產(chǎn)生顯著的改進。4這可能以器件的 R DS(on)為代價，具體取決于靠近表面的摻雜濃度，但考慮到 R DS(on)可以通過其他方式進行調(diào)整，這無疑是一個值得權(quán)衡的選擇。

· 在 N 源極注入下方的高劑量 p 摻雜區(qū)域，也稱為非鉗位電感應力注入，與源極正確對齊，可確保垂直 NPN 寄生器件的增益較低。

· 對于 SEGR，JFET 區(qū)域較厚的柵極氧化物將有助于降低電場并改善 SOA。這同樣會以 R DS(on)為代價，但也有助于降低 C GD電容和開關性能。如上所述，較厚的柵極氧化物將具有較差的 TID 性能，因此這可能是一個折衷方案。

· 布局工程以確保端接/線尾 FET 段區(qū)域不會影響 SEB/SEGR，以及減小器件的 JFET 區(qū)域?qū)挾取?

雖然這些附加測試可能既耗時又昂貴(尤其是 SEE)，但它們可以為設備制造商提供滿足高增長細分市場需求的途徑。在第 2 部分中，我們將討論寬帶隙抗輻射/抗輻射器件以及一些封裝選項。