前段時間，三星公布了自家的3nm制程工藝已經(jīng)達到了可以批量生產(chǎn)的標(biāo)準(zhǔn)，因為三星工藝在驍龍888和驍龍8Gen1兩款芯片上的表現(xiàn)并不盡如人意，所以仍有不少相關(guān)機構(gòu)認(rèn)為臺積電的3nm會優(yōu)于三星工藝，但目前仍處在相關(guān)芯片工藝參數(shù)爆料階段，并不能說明最后使用相關(guān)工藝的芯片性能有差別。

美國有意將設(shè)計GAAFET晶體管的EDA軟件，進行出口管制，不允許賣到中國大陸來，以此來卡死中國大陸的2nm技術(shù)。

8月12日，政策終于出來了，美國商務(wù)部工業(yè)和安全局(BIS)在聯(lián)邦公報上發(fā)布一項臨時最終規(guī)定，對4項“新興和基礎(chǔ)技術(shù)”實施最新出口管制。

目前全球能做到2nm工藝的公司沒有幾家，主要是臺積電、Intel及三星，日本公司在設(shè)備及材料上競爭力有優(yōu)勢，但先進工藝是其弱點，現(xiàn)在日本要聯(lián)合美國研發(fā)2nm工藝，不依賴臺積電，最快2025年量產(chǎn)。

日本與美國合作2nm工藝的消息有段時間了，不過7月29日日本與美國經(jīng)濟領(lǐng)域有高官會面，2nm工藝的合作應(yīng)該會是其中的重點。

據(jù)悉，在2nm工藝研發(fā)合作上，日本將在今年內(nèi)設(shè)立次世代半導(dǎo)體制造技術(shù)研發(fā)中心(暫定名)，與美國的國立半導(dǎo)體技術(shù)中心NSTC合作，利用后者的設(shè)備和人才研發(fā)2nm工藝，涉及芯片涉及、制造設(shè)備/材料及生產(chǎn)線等3個領(lǐng)域。

這次的研發(fā)也不只是學(xué)術(shù)合作，會招募企業(yè)參加，一旦技術(shù)可以量產(chǎn)，就會轉(zhuǎn)移給日本國內(nèi)外的企業(yè)，最快會在2025年量產(chǎn)。

對于日美合作2nm并企圖繞過臺積電一事，此前臺積電方面已有回應(yīng)，臺積電稱，半導(dǎo)體產(chǎn)業(yè)的特性是不管花多少錢、用多少人，都無法模仿的，要經(jīng)年累月去累積，臺積電20年前技術(shù)距最先進的技術(shù)約2世代，花了20年才超越，這是堅持自主研發(fā)的結(jié)果。

臺積電不會掉以輕心，研發(fā)支出會持續(xù)增加，臺積電3nm制程將會是相當(dāng)領(lǐng)先，2nm正在發(fā)展中，尋找解決方案。

如果說“2nm決戰(zhàn)”還有數(shù)年時間，那么三星和臺積電的“3nm大戰(zhàn)”已經(jīng)一觸即發(fā)。今年6月，三星電子曾宣布稱公司已開始量產(chǎn)3nm芯片。而臺積電N3(即3nm)芯片也預(yù)計在今年下半年進行量產(chǎn)。

為何在“消費電子寒冬”之下，頭部芯片代工廠商紛紛加碼先進制程?三星積極推動先進制程研發(fā)，又能否打破臺積電在芯片代工市場遙遙領(lǐng)先的局面呢?

3nm技術(shù)節(jié)點：臺積電第一個3nm級節(jié)點稱為N3，有望在今年下半年開始大批量制造 (HVM)量產(chǎn)，預(yù)計2023年初交付給客戶。其中，3nm第二節(jié)點N3E，與N5相比，在相同的速度和復(fù)雜性下，N3E功耗降低34%，性能提升18%，邏輯晶體管密度提高1.6倍，而且搭配先進的TSMC FinFlextm架構(gòu)，能夠精準(zhǔn)協(xié)助客戶完成符合其需求的系統(tǒng)單芯片設(shè)計。

2nm技術(shù)節(jié)點：臺積電第一個2nm級節(jié)點稱為N2，采用納米片晶體管(GAAFET)架構(gòu)，預(yù)計于2025年開始量產(chǎn)。據(jù)悉，在相同功耗下，2nm性能速度較3nm增快10%至15%，若在相同速度下，功耗降低25%至30%。臺積電還表示，2nm制程技術(shù)平臺也涵蓋高效能版本及完備的小晶片(Chiplet)整合解決方案。

擴大超低功耗平臺：臺積電稱正在開發(fā)N6e技術(shù)，專注于邊緣人工智能及物聯(lián)網(wǎng)設(shè)備。N6e將以7nm制程為基礎(chǔ)，邏輯密度可望較上一代的N12e多3倍。據(jù)悉，N6e平臺涵蓋邏輯、射頻、類比、嵌入式非揮發(fā)性存儲器、以及電源管理IC解決方案。

TSMC-3DFabricTM 三維矽晶堆疊方案：臺積電今天展示兩項突破性創(chuàng)新，一項是以SoIC為基礎(chǔ)的CPU，采用晶片堆疊于晶圓之上(Chip-on-Wafer，CoW)技術(shù)來堆疊三級快取靜態(tài)隨機存取存儲;另一項是創(chuàng)新的AI SoC，采用晶圓堆疊于晶圓之上(Wafer-on-Wafer，WoW)技術(shù)堆疊于深溝槽電容晶片之上。

臺積電表示，搭載CoW及WoW技術(shù)的7nm芯片，目前已經(jīng)量產(chǎn)，5nm技術(shù)預(yù)計于2023年完成。為滿足客戶對于系統(tǒng)整合芯片及其他3DFabric系統(tǒng)整合服務(wù)需求，首座全自動化3D Fabric晶圓廠預(yù)計于2022年下半年開始生產(chǎn)。

隨著臺積電2nm轉(zhuǎn)向基于納米片的GAAFET架構(gòu)，3nm系列將成為臺積電FinFET節(jié)點最后一個技術(shù)平臺。預(yù)計在2025年量產(chǎn)2nm芯片后，臺積電仍將繼續(xù)生產(chǎn)3nm半導(dǎo)體產(chǎn)品。

據(jù)Counterpoint數(shù)據(jù)，2022年一季度，在全球4nm/5nm的智能手機芯片市場，臺積電拿下了40%的市場份額，而三星拿下了剩余的60%。在手機高端芯片領(lǐng)域的市場份額“反超”，意味著三星開始在先進制程上追趕臺積電的腳步。

為了使半導(dǎo)體工藝不斷縮小，硅必須摻雜越來越高的磷濃度，以促進準(zhǔn)確和穩(wěn)定的電流傳輸。就目前而言，隨著業(yè)界開始大規(guī)模生產(chǎn) 3nm 組件，傳統(tǒng)的退火方法仍然有效。然而，隨著精度進一步提升，需要確保高于其在硅中的平衡溶解度的磷濃度。除了實現(xiàn)更高的濃度水平外，一致性對于制造功能性半導(dǎo)體材料也至關(guān)重要。

臺積電此前推測，微波可用于退火(加熱)過程，以促進增加磷的摻雜濃度。然而，以前的微波加熱源往往會產(chǎn)生駐波，從而不利于加熱的一致性。簡單來說，以前的微波退火設(shè)備加熱內(nèi)容物會加熱不均勻。

康奈爾大學(xué)的科學(xué)家得到了臺積電的支持，開展微波退火研究。本周早些時候，康奈爾大學(xué)發(fā)表了一篇由此產(chǎn)生的論文，先進的微波退火方法已經(jīng)“成功克服了高于溶解度的高而穩(wěn)定摻雜的基本挑戰(zhàn)”。

臺積電2021年營收顯示，其主要的營收在于先進制程而并非成熟制程，臺積電7nm及以下制程的營收，在2021年全年達到了50%。此外，臺積電在其法說會上表示其資本支出中的80%將用于3nm、5nm及7nm等先進制程的研發(fā)。作為如今業(yè)內(nèi)唯二能制造出先進制程的晶圓代工廠商之一，其營收情況以及資本支出可以表明，市場對于先進制程的熱度只增不減。

此外，除了手機、電腦等傳統(tǒng)意義上先進制程的典型應(yīng)用領(lǐng)域外，一些曾經(jīng)以成熟制程為主的應(yīng)用領(lǐng)域，如今也不難看到先進制程的身影。例如，已有部分企業(yè)在規(guī)劃更先進制程工藝的車規(guī)級芯片，如芯擎科技、恩智浦、高通、英偉達等，陸續(xù)發(fā)布7nm、5nm制程芯片。

硅芯片的最后一戰(zhàn)?

2nm或許是如今硅芯片領(lǐng)域的最后一戰(zhàn)，也是關(guān)鍵一戰(zhàn)。而這一戰(zhàn)，隨著臺積電、三星奮力尋求ASML高數(shù)值孔徑極紫外光刻機，也開始逐漸打響。

此前，新思科技的研究專家Victor Moroz表示，硅晶體管的能力有限，它很有可能只能安全微縮到2nm。此外，由于石墨烯等新材料仍處于起步階段，短時間內(nèi)難以在半導(dǎo)體領(lǐng)域替代硅材料。也因此，將2nm芯片制程視為硅芯片的最后一戰(zhàn)，幾乎成為了業(yè)內(nèi)共識。

因此，全球所有的芯片大國和行業(yè)霸主，都在暗自較勁，要在2nm上“背水一戰(zhàn)”。

6月17日臺積電舉行的技術(shù)論壇上，這家晶圓代工龍頭首次披露，到2024年，臺積電將擁有ASML最先進的高數(shù)值孔徑極紫外光刻機，用于生產(chǎn)納米片晶體管(GAAFET)架構(gòu)的2nm芯片，預(yù)計在2025年量產(chǎn)。據(jù)了解，高數(shù)值孔徑極紫外光刻機具備更高的光刻分辨率，能夠?qū)⑿酒w積縮小1.7倍，同時密度增加2.9倍。

幾乎同一時間，有報道稱三星電子從ASML獲得了十多臺EUV光刻機。而三星同樣表示其2nm芯片將于2025年量產(chǎn)。不難看出，三星也在為3年后的2nm芯片量產(chǎn)蓄力。

現(xiàn)階段主要使用的 FinFET(過去被稱為 3D 晶體管)是 10nm 工藝發(fā)展過程中的關(guān)鍵芯片設(shè)計技術(shù)，其采用了三面包覆式的柵極設(shè)計，可以在三個側(cè)面圍起電流通道，以此減少漏電(電子泄露)，但 5nm 甚至 3nm 工藝的發(fā)展意味著 FinFET 將面臨落伍，因此業(yè)界研發(fā)出了四面環(huán)繞式的全柵極或 GAA 技術(shù)。

然后，工廠在這一基礎(chǔ)上添加了它所謂的納米片而不是納米線，并將該技術(shù)稱為 MBCFET。但這里要說的 BSPDN 與此不同，可以理解為三星、英特爾和臺積電使用的小芯片設(shè)計的演變。

借助小芯片技術(shù)方案，我們可以在單個芯片上應(yīng)用同種工藝，也可以連接來自不同代工廠不同工藝制造的各種芯片，這也是英特爾 14 代酷睿和 AMD 銳龍采用的技術(shù)方案，它也稱為 3D-SoC，可以同時將邏輯電路和內(nèi)存模塊并在一起。

據(jù)介紹，BSPDN 與前端供電網(wǎng)絡(luò)不同，它主要是利用后端;正面將具有邏輯功能，而背面將用于供電或信號路由。

IT之家了解到，BSPDN 的概念于 2019 年在 IMEC 上首次被提出，當(dāng)時有一篇引用該技術(shù)的 2nm 論文也在 2021 年的 IEDM 上進行了發(fā)表。

作者在這篇韓文名為《SRAM 宏和使用 2nm 工藝后端互連的邏輯設(shè)計和優(yōu)化》的論文提出，將供電網(wǎng)絡(luò)等功能移至芯片背面，從而解決僅使用正面造成的布線堵塞問題。據(jù)稱，與 FSPDN 相比，BSPDN 的性能可提高 44%，同時功率效率提高 30%。