我們處在一個(gè)數(shù)字經(jīng)濟(jì)的新時(shí)代，數(shù)字經(jīng)濟(jì)催生了更多的高端芯片需求。從終端產(chǎn)品層面，大家可以看到一個(gè)趨勢(shì)，就是高度的智能化、平臺(tái)化。智能化指的是終端上的計(jì)算能力越來(lái)越強(qiáng)，而平臺(tái)化就是用統(tǒng)一的軟件構(gòu)造了所有產(chǎn)品的統(tǒng)一平臺(tái)。只有這樣，才能夠給用戶帶來(lái)更為極致的體驗(yàn)。

而這一切變化的背后，離不開(kāi)半導(dǎo)體技術(shù)的支撐，離不開(kāi)高性能芯片的參與。而高端芯片的設(shè)計(jì)背后，更需要EDA工具的支撐。EDA工具方面我國(guó)相對(duì)薄弱，但近年來(lái)已經(jīng)取得了不小的突破。

近日，第11屆EEVIA年度中國(guó)硬科技媒體論壇暨產(chǎn)業(yè)鏈研創(chuàng)趨勢(shì)展望研討會(huì)在深圳召開(kāi)，上海合見(jiàn)工業(yè)軟件集團(tuán)產(chǎn)品工程副總裁孫曉陽(yáng)在會(huì)上發(fā)布了主題為“把握芯片設(shè)計(jì)關(guān)鍵核心，助力國(guó)產(chǎn)EDA新格局”的演講。

高端芯片設(shè)計(jì)面臨的挑戰(zhàn)

據(jù)IBS的數(shù)據(jù)顯示，隨著晶體管密度不斷提高，從90nm一直邁進(jìn)到7nm的工藝節(jié)點(diǎn)，每1000萬(wàn)晶體管的制造成本呈現(xiàn)出由高到低再逐漸提高的趨勢(shì)?？梢钥吹?，28nm的時(shí)候成本達(dá)到了最低，而后受限于物理定律，晶體管微縮的技術(shù)難度越來(lái)越大，因此制造成本一點(diǎn)點(diǎn)的在提高。

而據(jù)IMEC的預(yù)測(cè)來(lái)講，2024到2032年，芯片制造工藝會(huì)從2納米到1.4、1.0、0.7、0.5納米，不停地往前進(jìn)步。這些先進(jìn)的芯片制造技術(shù)也都離不開(kāi)EDA工具的支持。EDA需要實(shí)現(xiàn)突破，要領(lǐng)先于工藝的發(fā)展，才能支撐工藝的落地。

據(jù)孫曉陽(yáng)分享，高端芯片設(shè)計(jì)上面臨著諸多的挑戰(zhàn)和機(jī)遇。一方面， 隨著3D-IC的發(fā)展，封裝上進(jìn)行系統(tǒng)集成是大勢(shì)所趨。先進(jìn)封裝預(yù)計(jì)在2023年會(huì)占據(jù)整個(gè)封裝市場(chǎng)的半壁江山。另一方面，芯片規(guī)模越來(lái)越大：包括容量方面，芯片尺寸越來(lái)越大；IO資源方面，更高速、數(shù)量更多、更加多樣化；處理能力方面，需要支持海量數(shù)據(jù)的高性能處理。此外，高端芯片上還面臨著持續(xù)增加的IP集成需求，層次化的軟件設(shè)計(jì)與多源多版本的全棧式集成等復(fù)雜的設(shè)計(jì)挑戰(zhàn)。總結(jié)來(lái)看，系統(tǒng)級(jí)的設(shè)計(jì)更為前置，對(duì)于前期的驗(yàn)證和仿真功能的融合，以及軟件和硬件的整合是一個(gè)極大的挑戰(zhàn)。

布局驗(yàn)證管理，驗(yàn)證左移加速芯片設(shè)計(jì)流程

合見(jiàn)工軟在EDA產(chǎn)業(yè)，從芯片的設(shè)計(jì)驗(yàn)證，一直到系統(tǒng)級(jí)的封裝設(shè)計(jì)等，再到應(yīng)用級(jí)都有一些投資布局，可以支撐整個(gè)超算或者大數(shù)據(jù)、軟件等方面的應(yīng)用。而對(duì)于合見(jiàn)工軟而言，驗(yàn)證一個(gè)很重要的著力點(diǎn)。據(jù)據(jù)孫曉陽(yáng)分享，合見(jiàn)工軟從驗(yàn)證這個(gè)角度切入到EDA，涉及到仿真驗(yàn)證、硬件加速、原型、虛擬原型、形式驗(yàn)證、時(shí)序分析等領(lǐng)域。

整個(gè)驗(yàn)證是一個(gè)非常復(fù)雜的過(guò)程，合見(jiàn)工軟要做的是一整個(gè)驗(yàn)證管理，從規(guī)劃、出口標(biāo)準(zhǔn)去驅(qū)動(dòng)整個(gè)驗(yàn)證，目前合見(jiàn)工軟提供了數(shù)字仿真器、驗(yàn)證管理、原型驗(yàn)證系統(tǒng)等多種不同類(lèi)型的工具。

對(duì)于一個(gè)公司而言，好的驗(yàn)證就是要又完整又快又好，這樣才能提升效率。具體而言，整個(gè)驗(yàn)證生命周期的可見(jiàn)、可控、達(dá)到既定覆蓋率目標(biāo)的計(jì)劃追蹤管理，才能保證驗(yàn)證的可預(yù)期性。在驗(yàn)證的質(zhì)量方面，要工具運(yùn)行的速度和容量都要得到保證?？烧{(diào)式性是保證驗(yàn)證能夠找到錯(cuò)誤的重要因素。此外，還要滿足功能、性能、 功耗、安全、軟硬件協(xié)同等多樣化的需求。

傳統(tǒng)的原型驗(yàn)證的硬件系統(tǒng)，就是在流片前將一部分設(shè)計(jì)放在FPGA上，這樣做容量雖然很大，但是原型驗(yàn)證較差一些。隨著軟件的發(fā)展，原型驗(yàn)證和硬件仿真開(kāi)始出現(xiàn)融合，界限越來(lái)越不那么清晰了。都統(tǒng)稱為硬件加速或者硬件的原型系統(tǒng)。

據(jù)孫曉陽(yáng)介紹，在這樣大的系統(tǒng)上面，客戶就有機(jī)會(huì)和有可能把一顆芯片全部放到硬件上去做驗(yàn)證，并且可以跟外界所有的接口對(duì)接，去仿真和驗(yàn)證一個(gè)真實(shí)的場(chǎng)景。在這樣一個(gè)系統(tǒng)里面，客戶可以跑真實(shí)的軟件變成有可能。

為了幫助客戶解決在芯片驗(yàn)證方面的挑戰(zhàn)，合見(jiàn)工軟推出了原型驗(yàn)證系統(tǒng)，該系統(tǒng)集成自研APS編譯軟件，是業(yè)界最領(lǐng)先的FPGA原型驗(yàn)證系統(tǒng)之一。在容量方面，該系統(tǒng)目前支持最高100顆VU19P FPGA級(jí)聯(lián)，。也就是大約40億門(mén)的規(guī)模。而據(jù)悉，目前實(shí)際客戶的部署已經(jīng)達(dá)到了160億顆。

在性能方面，該系統(tǒng)有一個(gè)非常強(qiáng)的自動(dòng)化時(shí)序驅(qū)動(dòng)分割算法，能夠讓設(shè)計(jì)分割到FPGA上后實(shí)現(xiàn)高效的時(shí)序驅(qū)動(dòng)。

在自動(dòng)化方面，該系統(tǒng)內(nèi)置全自動(dòng)化的編譯軟件，所以客戶不需要太多的改動(dòng)設(shè)計(jì)去適應(yīng)FPGA。

在調(diào)試方面，該系統(tǒng)給予客戶一個(gè)更便捷的調(diào)試手段，支持每個(gè)FPGA的16GDDR的波形數(shù)據(jù)存貯以及全系統(tǒng)波形抓取，讓客戶看到所有想獲取的信號(hào)信息。

對(duì)于某些客戶而言，部分設(shè)計(jì)的RTL代碼并沒(méi)有準(zhǔn)備好，那么就不能全部都跑在硬件仿真系統(tǒng)上。那么這一部分就可以通過(guò)模型替代跑在服務(wù)器上，而另一部分RTL代碼跑在硬件仿真系統(tǒng)上，這樣就實(shí)現(xiàn)了一個(gè)聯(lián)合的仿真和驗(yàn)證?！斑@樣的話，可以實(shí)現(xiàn)所謂的驗(yàn)證左移，不一定等到所有代碼都實(shí)現(xiàn)完了再開(kāi)始驗(yàn)證工作，我可以更早地開(kāi)始驗(yàn)證，開(kāi)始軟件開(kāi)發(fā)?！睂O曉陽(yáng)分享到，“這是非常重要的一個(gè)手段，可以讓客戶縮短產(chǎn)品上市時(shí)間?！?

除了上述提到的驗(yàn)證層面的產(chǎn)品和技術(shù)外，在系統(tǒng)封裝層面，合見(jiàn)工軟還提供了印制電路板&封裝設(shè)計(jì)EDA產(chǎn)品，支持客戶將開(kāi)發(fā)，制造，生產(chǎn)，銷(xiāo)售，供應(yīng)鏈管理等融合在一起。在先進(jìn)封裝方面，合見(jiàn)工軟提供了先進(jìn)封裝系統(tǒng)設(shè)計(jì)檢查工具，支持客戶融合不同范式的設(shè)計(jì)，大炮先進(jìn)封裝的設(shè)計(jì)挑戰(zhàn)。

而除了各種EDA工具外，合見(jiàn)工軟還積極布局IP，提供了DDR等IP解決方案。

孫曉陽(yáng)表示，EDA是一個(gè)非常難的行業(yè)，需要頂尖的人才和長(zhǎng)時(shí)間的投入。也不太可能靠合見(jiàn)一家公司就把所有EDA整個(gè)產(chǎn)業(yè)、流程全部做完。但合見(jiàn)工軟有這個(gè)愿景和夢(mèng)想，通過(guò)自身努力和并購(gòu)等，把整個(gè)產(chǎn)業(yè)整合起來(lái)。