電阻" target="_blank">上拉電阻和下拉電阻是數(shù)字電路中常用的元件，它們的主要作用是確定電路節(jié)點在無驅(qū)動時的電平狀態(tài)，以及提高電路的穩(wěn)定性。以下是上拉電阻和下拉電阻的相關介紹：12

上拉電阻。上拉電阻將電路節(jié)點連接到正電源(通常是Vcc或電源電壓)，以確保在沒有外部信號輸入時，節(jié)點保持高電平(邏輯“1”)。當外部設備產(chǎn)生邏輯低電平時，這個信號可以將信號線拉低至邏輯低電平。上拉電阻還可以提高輸出引腳的驅(qū)動能力，以及提高電壓準位，確保電路的穩(wěn)定性和可靠性。

下拉電阻。下拉電阻將電路節(jié)點連接到地(通常是GND)，以確保在沒有外部信號輸入時，節(jié)點保持低電平(邏輯“0”)。當外部設備產(chǎn)生邏輯高電平信號時，這個信號可以將信號線拉高至邏輯高電平。下拉電阻同樣有助于提高電路的穩(wěn)定性和可靠性。

此外，上拉和下拉電阻也用于維持輸入管腳的穩(wěn)定狀態(tài)，防止輸入結(jié)果不定或輸出震蕩。在特定的應用場合，如三極管實現(xiàn)的電平轉(zhuǎn)換電路中，上拉和下拉電阻也是必要的元件。

電阻在電路中起限制電流的作用，而上拉電阻和下拉電阻是經(jīng)常提到也是經(jīng)常用到的電阻。在每個系統(tǒng)的設計中都用到了大量的上拉電阻和下拉電阻，這兩者統(tǒng)稱為“拉電阻”，最基本的作用是：將狀態(tài)不確定的信號線通過一個電阻將其箝位至高電平(上拉)或低電平(下拉)，但是無論具體用法如何，這個基本的作用都是相同的，只是在不同應用場合中會對電阻的阻值要求有所不同，下面一起來了解它們吧：

1.上拉電阻

原理：在上拉電阻所連接的導線上，如果外部組件未啟用，上拉電阻則“微弱地”將輸入電壓信號“拉高”。當外部組件未連接時，對輸入端來說，外部“看上去”就是高阻抗的。這時，通過上拉電阻可以將輸入端口處的電壓拉高到高電平。如果外部組件啟用，它將取消上拉電阻所設置的高電平。通過這樣，上拉電阻可以使引腳即使在未連接外部組件的時候也能保持確定的邏輯電平。

2.下拉電阻

概念：將一個不確定的信號，通過一個電阻與GND相連，固定在低電平。

3.主要作用

下拉電阻的主要作用是與上接電阻一起在電路驅(qū)動器關閉時給線路(節(jié)點)以一個固定的電平。

(1)提高電壓準位：

a)當TTL電路驅(qū)動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平(一般為3.5V)， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

b)OC門電路必須加上拉電阻，以提高輸出的高電平值。

(2)加大輸出引腳的驅(qū)動能力，有的單片機管腳上也常使用上拉電阻。

(3)電阻匹配，抑制反射波干擾：長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

(4)N/Apin防靜電、防干擾：在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。同時管腳懸空就比較容易接受外界的電磁干擾。

(5)預設空間狀態(tài)/缺省電位：在一些CMOS輸入端接上或下拉電阻是為了預設缺省電位。當你不用這些引腳的時候，這些輸入端下拉接0或上拉接1。在I2C總線等總線上，空閑時的狀態(tài)是由上下拉電阻獲得

(6)提高芯片輸入信號的噪聲容限：輸入端如果是高阻狀態(tài)，或者高阻抗輸入端處于懸空狀態(tài)，此時需要加上拉或下拉，以免收到隨機電平而影響電路工作。同樣如果輸出端處于被動狀態(tài)，需要加上拉或下拉，如輸出端僅僅是一個三極管的集電極。從而提高芯片輸入信號的噪聲容限增強抗干擾能力。

以上就是上拉電阻與下拉電阻的作用介紹了。對于上拉電阻和下拉電阻的選擇，應結(jié)合開關管特性和下級電路的輸入特性進行設定;考慮的因素包括：驅(qū)動能力與功耗的平衡，下級電路的驅(qū)動需求，高低電平的設定，頻率特性等等。

電阻在電路中起限制電流的作用，而上拉電阻和下拉電阻是經(jīng)常提到也是經(jīng)常用到的電阻。在每個系統(tǒng)的設計中都用到了大量的上拉電阻和下拉電阻，這兩者統(tǒng)稱為“拉電阻”，最基本的作用是：將狀態(tài)不確定的信號線通過一個電阻將其箝位至高電平(上拉)或低電平(下拉)，但是無論具體用法如何，這個基本的作用都是相同的，只是在不同應用場合中會對電阻的阻值要求有所不同，下面一起來了解它們吧：

1.上拉電阻

(1)概念：將一個不確定的信號，通過一個電阻與電源VCC相連，固定在高電平。

(2)原理：在上拉電阻所連接的導線上，如果外部組件未啟用，上拉電阻則“微弱地”將輸入電壓信號“拉高”。當外部組件未連接時，對輸入端來說，外部“看上去”就是高阻抗的。這時，通過上拉電阻可以將輸入端口處的電壓拉高到高電平。如果外部組件啟用，它將取消上拉電阻所設置的高電平。通過這樣，上拉電阻可以使引腳即使在未連接外部組件的時候也能保持確定的邏輯電平。

2.下拉電阻

概念：將一個不確定的信號，通過一個電阻與GND相連，固定在低電平。

3. 根據(jù)上拉電阻和下拉電阻的含義，最常見的幾種用法如下。

(1)用在OC/OD門

所謂OC門就是Open Collector，集電極開路，如下圖所示：

所謂OD門就是Open Drain，漏極開路，如下圖所示。

因此，OC門是針對三極管來說，OD門是針對MOS管來說。從OC門和OD電路可以看出，當輸入電平為H時，輸出電平為L，當輸入電平為L時，此時輸出電平為不穩(wěn)定的狀態(tài)，即高阻態(tài)，容易受到外界的干擾。

OC門和OD門不具備輸出高電平的能力。此時，如果在集電極或漏極上增加上拉電阻，如下圖所示：

當輸入為高電平時，輸出還是為低;輸出為低電平時，輸出電平為VCC。此時的OC門和OD門就具備了輸出高、低電平的功能，而且電平被固定的鉗位在VCC或者GND。

(2)用在按鍵電路

按鍵電路的工作原理是當按鍵未被按下和按下時電平取反，MCU通過檢測到該管腳的信號電平被取反了，判斷按鍵是否被按下。原理圖如下：

當按鍵未被按下時，此時MCU的IO口檢測到高電平;當按鍵被按下時，此時檢測到低電平.上拉電阻是為了保證按鍵未被按下時處于一個固定的高電平。

(3)用在IIC總線

IIC總線上的上拉電阻是必須要增加的，為了保證空閑狀態(tài)時，SDA和SCL都處于高電平。

當IIC協(xié)議用在電平是3.3V以上時，推薦使用4.7K的上拉電阻。當電壓小于3.3V時，推薦使用2.2~3K左右的上拉電阻(經(jīng)驗值)。

(4)用在邏輯IC懸空的管腳

數(shù)字邏輯電路中由于內(nèi)部邏輯門會同時開通和關斷，SSN噪聲相比一般的電路較大，管腳懸空就比較容易受到芯片內(nèi)部和外界的電磁干擾，在數(shù)字電路中不用的輸入腳都要接固定電平，通過推薦使用1k電阻接高電平或接地。

(5) 用在終端匹配

上下拉電阻經(jīng)常用在高速電路中，進行終端匹配。由于傳輸線的阻抗不連續(xù)會引起信號號的反射，導致波形出現(xiàn)過沖，回溝，振鈴等現(xiàn)象。因此，必須在傳輸上進行源端和終端的匹配。

終端匹配常規(guī)來說具有兩種類型，并聯(lián)端接和戴維南端接。

并聯(lián)端接——在終端并聯(lián)一個與傳輸線特征阻抗一致的電阻到VCC或者GND。終端并聯(lián)端接的優(yōu)點信號能量反射回源端之前，在負載端會消除掉，缺點是上下拉電阻會有功耗的產(chǎn)生。

戴維南端接——戴維南端接也稱為分壓器端接，采用上拉電阻和下拉電阻同時接在終端上。優(yōu)點是可以降低終端對源端驅(qū)動能力的要求，缺點是上下拉電阻都存在功耗。

當然，上下拉電阻還有其他很多場合根據(jù)芯片的要求或者是電路的設計需要增加上下拉電阻。比如在電平轉(zhuǎn)換電路中，可以使用上拉電阻進行電平之間的轉(zhuǎn)換。