上篇文章中，小編對基于FIFO實現超聲測厚系統(tǒng)的硬件選擇和接口設計有所介紹。在這篇文章中，我們接著來看該系統(tǒng)的時序設計。

一、時序設計的實質是什么

時序設計的實質是滿足每一個觸發(fā)器的建立時間、保持時間的要求。

時序設計是電路設計中的一個關鍵環(huán)節(jié)，其核心目標在于確保電路中的觸發(fā)器能夠在正確的時間點接收和保持數據。這包括兩個方面：建立時間和保持時間。建立時間是指觸發(fā)器能夠正確接收數據的最早時間，而保持時間則是指觸發(fā)器能夠保持數據的穩(wěn)定狀態(tài)的最短時間。時序設計的實質就在于通過合理的電路設計和優(yōu)化，確保所有觸發(fā)器都能滿足這些時間要求，從而保證電路的整體性能和可靠性。

建立時間：這是觸發(fā)器能夠開始接受數據的最早時間點。如果信號在建立時間之前到達，那么觸發(fā)器可能無法正確地識別和處理這個信號。

保持時間：這是觸發(fā)器能夠保持數據的穩(wěn)定狀態(tài)的最短時間。如果信號在保持時間結束后才到達，那么觸發(fā)器可能無法正確地鎖定這個信號，從而導致數據錯誤。

時序收斂是時序設計過程中的一個重要概念，它指的是通過一系列的設計和優(yōu)化措施，使得電路的時序要求得到滿足，即所有觸發(fā)器的建立時間和保持時間要求都得到滿足。這個過程需要對設計的電路有深入的理解和熟悉，以確保數據能夠在正確的時間到達并被正確地處理。

二、時序設計

通過兩個與門分別對A／D和FIFO的寫時鐘進行控制。因為AD9283從模擬輸入開始到該次轉換的數據出現在輸出口上需要4個時鐘周期，并且在高速度采樣時導線的延時效果會非常明顯，若把A／D和FIFO的時鐘連在一起，很可能過多地采到無效數據。分開控制以后，通過軟件延時，可以方便地分別對A／D和FIFO的時鐘進行控制。調試起來相當方便，力圖把采到無效數據的位數減至。AD9283的工作時序如圖2所示，CY7C4621寫時序圖如圖3所示。

采樣時。通過程序使能TOUTl，TOUT2輸出為1。此時采樣時鐘脈沖與TOUTl，TOUT2相與后被分別送入AD9283的時鐘輸入ENCODE和CY7C4621的寫時鐘輸入WCLK。此時A／D開始工作，A／D將轉換數據送至自己的輸出口D0～D7。當寫使能WEN1為低、WEN2為高的時候，A／D輸出口上的數據在WCLK的上升沿被依次寫入FIFO。A/D和FIFO每來脈沖，便完成模／數轉換并把數據順序存入FIFO。CY7C4261的數據儲存容量是16 KB，在完成了1 6 KB次轉換之后，CY7C426l將不能再存入新的數據，此時存儲器滿標志FF輸出低電平（在未滿時輸出高電平）。把此信號接到S3C2410的外部中斷EINTl上，利用它由高到低的變化產生中斷，以表明一組數據采集完成。

在中斷中，ARM首先迅速關閉采樣脈沖信號（使TOUTl和TOUT2）的輸出為0，停止A／D和FIFO的工作。ARM外部時鐘信號CLKOUTO與FIFO的讀輸入RCLK接在一起，ARM每執(zhí)行I／O讀操作，cLKOUT0便向RCLK發(fā)出一脈沖。把FIFO讀使WEN1能和WEN2置為低，同時連續(xù)執(zhí)行16 K次I／O讀操作，數據便依次從CY7C4261送入S3C2410系統(tǒng)，整個數據采集工作就此完成。在進行每數據的采集前，將CY7C4261先復位，把S3C24-10的nRSTOUTl配置為通用輸出口，給CY7C4261的RS引腳輸入一個不小于10 ns的低脈沖，即在ARM的nRSTOUTl引腳輸出一個低脈沖。這樣可以更充分地保證FIFO的讀、寫指針的穩(wěn)定。

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