作者簡(jiǎn)介：

硅芯思見(jiàn)，主理人nano，主要從事芯片驗(yàn)證工作，平時(shí)會(huì)在公眾號(hào)分享一些在芯片設(shè)計(jì)、驗(yàn)證的學(xué)習(xí)過(guò)程中遇到的各種問(wèn)題，以及一些個(gè)人的想法。

在構(gòu)建復(fù)雜的sequence序列的時(shí)候，我們經(jīng)常會(huì)用到m_sequencer和p_sequencer，并且在很多資料中都提到兩者實(shí)際指向的是同一個(gè)對(duì)象，那么為什么要同時(shí)存在他們兩個(gè)，存在一個(gè)不就夠用了嗎？為此，本文通過(guò)示例說(shuō)明下兩者之間的關(guān)系。

首先，我們先來(lái)看看“白皮書(shū)”上的一個(gè)示例。

【示例】

“白皮書(shū)”中講解在case0_sequence中如果企圖通過(guò)m_sequencer引用my_sequencer中的變量將會(huì)報(bào)錯(cuò)，需要通過(guò)調(diào)用宏聲明p_sequencer后通過(guò)p_sequencer才能引用my_sequencer中的變量，并且還強(qiáng)調(diào)了了m_sequencer和p_sequencer指向同一個(gè)對(duì)象，那么為什么m_sequencer不能直接訪問(wèn)my_sequencer中的變量呢？這里首先需要明白，在UVM中m_sequencer句柄的類型是uvm_sequencer_base，并且定義在uvm_sequence_item類中，可以理解為其是sequence的member sequencer的簡(jiǎn)寫(xiě)，是uvm_sequence_item類中的一個(gè)成員（如下圖），用戶編寫(xiě)的sequence大都派生自該類。在建立sequence和sequencer關(guān)系（uvm_sequence::start()）時(shí)，該成員將指向該sequence將要運(yùn)行的sequencer。

那么，p_sequencer的類型是什么呢？我們從代碼中的宏定義來(lái)看一下，這個(gè)宏定義展開(kāi)如下。

在該宏中，SEQUENCER必須為“類型”，當(dāng)程序中使用該宏時(shí)，SEQUENCER為用戶自定義的sequencer，即示例中的my_sequencer，而因?yàn)楹曛衟_sequencer指定的類型為SEQUENCER，即也就是調(diào)用該宏時(shí)傳入的參數(shù)my_sequencer，所以可以知道p_sequencer的類型為用戶自定義的sequencer，即示例中的my_sequencer，而用戶自定義的sequencer派生自u(píng)vm_sequencer。至此，我們也就知道了m_sequencer和p_sequencer的句柄類型。我們匯總下上述信息可以得到下圖。

在聲明p_sequencer的宏中，451行通過(guò)$cast將p_sequencer指向了m_sequencer指向的對(duì)象，而m_sequencer此時(shí)指向?qū)ο蟮念愋途褪怯脩糇远x的sequencer，即經(jīng)過(guò)一番騷操作之后，p_sequencer和m_sequencer指向了同一個(gè)sequencer。既然指向了同一個(gè)對(duì)象，為什么一個(gè)句柄（p_sequencer）可以訪問(wèn)對(duì)象的屬性而另一個(gè)（m_sequencer）不行呢？這里就需要大家理解SystemVerilog中的句柄轉(zhuǎn)換后，父類句柄都可以訪問(wèn)子類對(duì)象中的那些屬性的問(wèn)題。為了描述問(wèn)題方便，我們通過(guò)一個(gè)簡(jiǎn)化示例來(lái)說(shuō)明p_sequencer和m_sequencer之間的訪問(wèn)關(guān)系。

【示例】

【仿真結(jié)果】

示例中，m_sequencer句柄的類型為sequencer_base，p_sequencer句柄類型為sequencer_user，p_sequencer指向創(chuàng)建對(duì)象之后，可以訪問(wèn)sequencer_user中的屬性u(píng)ser_str，通過(guò)顯示函數(shù)顯示出來(lái)，但是在18行將m_sequencer指向p_sequencer指向的對(duì)象之后，通過(guò)m_sequencer訪問(wèn)sequencer_user中的屬性u(píng)ser_str析構(gòu)時(shí)報(bào)錯(cuò)！這是因?yàn)樵赟ystemVerilog中，如果企圖使用父類句柄去訪問(wèn)子類對(duì)象時(shí)，父類句柄是不能直接訪問(wèn)子類對(duì)象中的屬性成員，其實(shí)這也符合人之常情，時(shí)代在進(jìn)步，子類肯定會(huì)具有一些父類所不具有的特性，這些特性就是父類所不具有也不能直接進(jìn)行訪問(wèn)的。那么，如何實(shí)現(xiàn)父類對(duì)于子類中屬性的訪問(wèn)呢？可以采用曲線救國(guó)的策略，我們可以通過(guò)父類句柄訪問(wèn)子類中的方法，并且該方法還必須是虛方法，然后在子類中的方法訪問(wèn)子類中的屬性實(shí)現(xiàn)，只不過(guò)這樣實(shí)現(xiàn)起來(lái)有些費(fèi)勁，所以我們將一些通用的屬性都放在父類中，這樣可以實(shí)現(xiàn)這些資源的共享。

回到UVM中的m_sequencer和p_sequencer中，因?yàn)閙_sequencer相當(dāng)于是父類句柄，而p_sequencer是子類句柄，所以不能使用m_sequencer去訪問(wèn)子類句柄指向的子類對(duì)象。如果要實(shí)現(xiàn)對(duì)于子類對(duì)象的訪問(wèn)，那么應(yīng)該如何實(shí)現(xiàn)呢？在SystemVerilog中，我們可以通過(guò)將指向子類對(duì)象的父類句柄通過(guò)$cast轉(zhuǎn)換成具有子類對(duì)象類型的子類句柄，從而實(shí)現(xiàn)子類對(duì)象中屬性的訪問(wèn)，我們還是通過(guò)上例進(jìn)行示例說(shuō)明。

【示例】

【仿真結(jié)果】

示例中，雖然m_sequencer句柄具有父類類型，但是其指向的是子類對(duì)象，所以此時(shí)可以通過(guò)$cast成功將p1_sequencer句柄指向m_sequencer指向的子類對(duì)象，因?yàn)閜1_sequencer具有和子類對(duì)象相同的類型，所以p1_sequencer可以訪問(wèn)指向?qū)ο笾兴械膶傩浴?

所以我們回到本文開(kāi)始“白皮書(shū)”示例描述的，之所以出現(xiàn)“白皮書(shū)”中描述m_sequencer不能訪問(wèn)用戶自定義的sequencer中屬性的原因就是因?yàn)閙_sequencer句柄的類型為當(dāng)前自定義sequencer類型的父類，訪問(wèn)用戶自定義sequencer類的對(duì)象中屬性的方法只能通過(guò)具有該類型的句柄p_sequencer才行。