印刷電路板 (PCB) 布局審查會議期間經(jīng)常被問到的問題是：“此 PCB 布局中的數(shù)字信號是否使用 50 歐姆走線?”通常這個問題的答案是“是”。然而，在做出平衡成本、性能和可制造性的決策時，正確的答案也可能是“否”或“不適用于所有數(shù)字信號”。替代方法包括關(guān)注 PCB 傳輸線的“受控阻抗”和/或使用其他走線阻抗值。

讓我們檢查層堆疊設(shè)計，看看 PCB 走線寬度如何影響層數(shù)(成本)和走線阻抗(性能)。在圖 1 中，信號層上顯示了三個 PCB 傳輸線的相同寬度的布線通道：100 歐姆差分對、50 歐姆和 60 歐姆單端。

圖1 100歐姆差分對、50歐姆和60歐姆單端的三個PCB傳輸線的信號層上顯示相同寬度的路由通道

100 歐姆差分對通常在單端之前確定，并且應(yīng)無間斷地安裝在布線通道(過孔之間)中，因為它們通常用于更高速的數(shù)字信號。一旦設(shè)計了100歐姆差分對的走線寬度和間距，通常就會相應(yīng)地確定同一層上50歐姆或60歐姆單端的走線寬度。單獨改變單端走線的走線寬度將導(dǎo)致不同的走線阻抗。每個通道的跟蹤路由產(chǎn)量為：

· 右圖：一個 100 歐姆差分對，具有 4mil 走線/550mil 空間。

· 中：兩條 60 歐姆單端走線，具有 4mil 走線/4mil 空間。

· 左：一條 50 歐姆單端走線，具有 6.5mil 走線/7.4mil 空間。

注意： 此示例假設(shè)最小走線寬度和間距為 4mils。

在這種情況下，工程師需要做出權(quán)衡決定，是使用 50 歐姆走線(占用更多 PCB 空間和可能更多層數(shù))還是使用 60 歐姆走線(占用更少 PCB 空間和可能更少 PCB 層數(shù))。

使用 IC 參考設(shè)計

IC 制造商提供的文檔中的參考設(shè)計和建議通常用作板級硬件設(shè)計中原理圖和 PCB 布局的起點。

這些文檔中用于設(shè)計高速數(shù)字互連的技術(shù)很可能在特定最終產(chǎn)品的設(shè)計中重復(fù)使用。例如，由于參考原理圖中存儲器的操作裕度較大，可能會決定使用不帶終端的存儲器接口。然而，為了節(jié)省成本，設(shè)計工程師可以選擇具有與參考設(shè)計中使用的器件不同的 I/O 緩沖器特性的替代器件。然后，工程師需要決定非端接存儲器接口是否應(yīng)保留在新設(shè)計中。

參考設(shè)計是 PCB 設(shè)計決策的重要組成部分。然而，深入了解參考設(shè)計中應(yīng)用的技術(shù)背后的原理和限制非常重要。只有這樣才能做出最佳設(shè)計權(quán)衡決策。

PCB 走線和 PCB 傳輸線 (PCB TL)

在表征 PCB 設(shè)計中數(shù)字信號的 PCB 跡線時，應(yīng)考慮以下因素：

· 數(shù)字驅(qū)動器的上升時間 (tr )/下降時間，以及轉(zhuǎn)換速率控制(如果有)

· 輸出阻抗 (Zo) 以及輸出緩沖器的驅(qū)動強度控制(如果有)

· PCB 走線中的飛行時間 (tpcb)

· 驅(qū)動器和接收器的內(nèi)部終端

· 驅(qū)動器和接收器的外部終端

圖2

下表顯示了互連數(shù)字驅(qū)動器和接收器的 PCB 走線的可能類型(參見圖 2)。

電長 ( t PCB > 0.2xt r ) PCB 走線充當(dāng) PCB 傳輸線 (PCB TL)。電短走線 ( t pcb < 0.2 xtr ) 充當(dāng)集總 LC 電路。應(yīng)在 PCB 設(shè)計文件中指定阻抗控制走線 (PCB TL)，以確保 PCB 制造時走線阻抗在指定值范圍內(nèi)。 PCB 制造商還可以測量實際走線阻抗并根據(jù)要求為您生成報告。

在確定 PCB 跡線是否為 PCB 傳輸線所涉及的參數(shù)中，PCB 跡線中的飛行時間t PCBB 是唯一與 PCB 布局相關(guān)的參數(shù)。在產(chǎn)品設(shè)計團隊中，重要的是要達成共識，即為數(shù)字信號設(shè)計適當(dāng)類型的 PCB 傳輸線是電氣設(shè)計工程師和 PCB 設(shè)計師的任務(wù)。

下表顯示了 PCB TL 阻抗應(yīng)采用什么值才能匹配終端(參見圖 2)。

注 1：只要有可能，Z pcb-TL就可以設(shè)置為等于 Z o，這樣就不會出現(xiàn)從驅(qū)動器到接收器的反射。

注 2：假設(shè)輸入為高阻抗。

注 3：Zo = 驅(qū)動器輸出阻抗， RT = 端接電阻 ， R s = 源 端接電阻

阻抗匹配的 PCB TL 是信號完整性 (SI) 性能的最佳選擇，因為它們消除了驅(qū)動器和接收器之間的信號反射。然而，當(dāng)使用終端 (RT)時，PCB TL 上的終端電阻會增加 BOM 成本和功耗。端接 (RT )適用于多點鏈路，源端接是單向信號(例如時鐘)的不錯選擇。當(dāng)邏輯電壓和時序裕度足夠大時，許多數(shù)字接口中經(jīng)常會出現(xiàn)非端接 PCB TL。

PCB 走線的行為會有所不同，這不僅取決于走線的長度(或飛行時間)，還取決于數(shù)字驅(qū)動器和接收器的 I/O 特性以及所使用的終端。 PCB 走線寬度是決定 PCB 走線阻抗和走線布線通道良率的一個因素——布線通道的低良率需要高 PCB 層數(shù)。應(yīng)該有選擇 PCB 傳輸線阻抗的選項，50 歐姆走線 (PCB TL) 并不是唯一的選擇。

雖然 IC 制造商的參考設(shè)計至關(guān)重要，但它們不應(yīng)被視為新產(chǎn)品 PCB 設(shè)計的“最佳實踐”。這是因為確定“最佳”的過程是做出平衡性能、成本和可制造性的設(shè)計權(quán)衡決策的過程之一。為了優(yōu)化整個 PCB 設(shè)計并實現(xiàn)高信號完整性，對設(shè)計中呈現(xiàn)的每個數(shù)字接口的 PCB 走線進行相應(yīng)表征是重要的一步。