SSC技術(shù)將是下述內(nèi)容的主要介紹對(duì)象，通過這篇文章，小編希望大家可以對(duì)SSC技術(shù)的相關(guān)情況以及信息有所認(rèn)識(shí)和了解，詳細(xì)內(nèi)容如下。

一、SSC技術(shù)是什么

類似于擴(kuò)頻通信，擴(kuò)頻時(shí)鐘也是用一個(gè)較低的頻率調(diào)制系統(tǒng)時(shí)鐘，使得窄帶的周期性系統(tǒng)時(shí)鐘被有意擴(kuò)展為寬帶，基頻和諧波所包含的峰值能量顯著降低，在頻域上的表現(xiàn)是產(chǎn)生一個(gè)具有邊帶諧波的頻譜。擴(kuò)頻時(shí)鐘一般有如下參數(shù)：擴(kuò)頻類型、擴(kuò)展率、調(diào)制率和調(diào)制波形。

擴(kuò)頻類型：有三種分別是向下擴(kuò)頻、中心擴(kuò)頻或向上擴(kuò)頻，由于中心和向上擴(kuò)頻都會(huì)產(chǎn)生超過系統(tǒng)時(shí)鐘的頻率，會(huì)對(duì)系統(tǒng)造成影響，所以一般向下擴(kuò)頻用的最為廣泛。

擴(kuò)展率：是頻率抖動(dòng)（或擴(kuò)展）范圍與原CLK頻率（fc）的比值。雖然高擴(kuò)展率加強(qiáng)了對(duì)EMI的衰減程度，但是也可能會(huì)超過系統(tǒng)最大額定頻率或低于平均頻率而影響系統(tǒng)性能，一般擴(kuò)展頻率在0.5%~2.5%之間。

調(diào)制率fm：用于確定CLK頻率擴(kuò)展周期率，在該周期內(nèi)CLK頻率變化Δf 并返回到初始頻率。一般來說頻譜調(diào)制速率較低，可以實(shí)現(xiàn)頻率平滑調(diào)制，減少調(diào)制后的時(shí)鐘周期的抖動(dòng)參數(shù)。因此當(dāng)系統(tǒng)對(duì)時(shí)鐘周期抖動(dòng)參數(shù)較敏感時(shí)，降低調(diào)制速率是一種有效的設(shè)計(jì)手段。雖然通過減小頻譜調(diào)制速率可以降低調(diào)制時(shí)鐘源的時(shí)鐘周期抖動(dòng)，但是仍然會(huì)引入一定的附加的時(shí)鐘周期抖動(dòng)，在有些電路設(shè)計(jì)中會(huì)最終導(dǎo)致系統(tǒng)出錯(cuò)。

圖2 擴(kuò)頻類型示意圖

調(diào)制波形：代表CLK頻率隨時(shí)間的變化曲線，通常為三角波和非線性的Hershey Kiss波形。相比三角波，Hershey Kiss在擴(kuò)頻后頻域中能提供最佳的平坦度和最大的衰減幅度。Hershey Kiss波形在時(shí)域上和好時(shí)巧克力的形狀也是一樣的。

圖3 調(diào)制波形示意圖

二、SSC擴(kuò)頻時(shí)鐘應(yīng)用

SSC擴(kuò)頻時(shí)鐘在PCIe設(shè)備中應(yīng)用廣泛，但需要注意下，PCIe的時(shí)鐘架構(gòu)一般分為Common Clock Architecture（同源）、Separate Clock Architecture（獨(dú)立）、Data Clock Architecture（數(shù)據(jù)），其中Data Clock Architecture用的較少，只有PCIe Gen2和Gen3支持。

同源時(shí)鐘應(yīng)用較為廣泛，其優(yōu)點(diǎn)即其對(duì)時(shí)鐘的要求稍微低點(diǎn)，能夠支持SSC擴(kuò)頻技術(shù)的應(yīng)用，從而降低EMI；其缺點(diǎn)，其要求時(shí)鐘到各個(gè)PCIe設(shè)備的時(shí)鐘偏差小于12ns,這對(duì)于大背板應(yīng)用存在困難。

獨(dú)立時(shí)鐘應(yīng)用也蠻多，其優(yōu)點(diǎn)即應(yīng)用方便，時(shí)鐘不需要跨連接器和背板等；其缺點(diǎn)，對(duì)時(shí)鐘要求較高，一般不支持SSC擴(kuò)頻，畢竟當(dāng)時(shí)鐘信號(hào)被擴(kuò)頻后，其實(shí)際信號(hào)相當(dāng)于在原始信號(hào)上增加了抖動(dòng)，這個(gè)量級(jí)的抖動(dòng)對(duì)接收端時(shí)鐘的恢復(fù)有時(shí)會(huì)有較大困難。

最后，小編誠心感謝大家的閱讀。你們的每一次閱讀，對(duì)小編來說都是莫大的鼓勵(lì)和鼓舞。希望大家對(duì)SSC技術(shù)已經(jīng)具備了初步的認(rèn)識(shí)，最后的最后，祝大家有個(gè)精彩的一天。