在當(dāng)今電子技術(shù)飛速發(fā)展的時(shí)代，芯片及系統(tǒng)的性能不斷提升，對(duì)電源完整性的要求也日益嚴(yán)苛。電源完整性(Power Integrity，PI)關(guān)乎芯片及系統(tǒng)能否穩(wěn)定、高效地運(yùn)行，已成為電子設(shè)計(jì)領(lǐng)域的關(guān)鍵考量因素。

電源完整性主要研究電源分配網(wǎng)絡(luò)(Power Delivery Network，PDN)，旨在確保芯片及系統(tǒng)中的各個(gè)組件能獲得穩(wěn)定、純凈且符合要求的電源供應(yīng)。其重要性體現(xiàn)在多個(gè)方面。從電氣性能標(biāo)準(zhǔn)來(lái)看，不同行業(yè)如汽車(chē)電子的 ISO 7637、航空電子的 DO-254、消費(fèi)電子的 EMI/EMC 標(biāo)準(zhǔn)等，都對(duì)電子設(shè)備在各種工作條件下的正常運(yùn)行及減少電磁干擾有著嚴(yán)格規(guī)定，而滿(mǎn)足這些標(biāo)準(zhǔn)離不開(kāi)良好的電源完整性設(shè)計(jì)。若電源完整性欠佳，高電壓波動(dòng)可能致使設(shè)備性能下滑，甚至引發(fā)設(shè)備重啟;同時(shí)，電源噪聲還會(huì)耦合到信號(hào)路徑上，引發(fā)信號(hào)完整性問(wèn)題，如抖動(dòng)(Jitter)和串?dāng)_(Crosstalk)，進(jìn)而影響高速信號(hào)的傳輸質(zhì)量，也可能導(dǎo)致高頻電流產(chǎn)生輻射或傳導(dǎo)干擾，增加電磁干擾(EMI)，影響系統(tǒng)的電磁兼容性(EMC)。

為實(shí)現(xiàn)良好的電源完整性，建模是關(guān)鍵的第一步。電源網(wǎng)絡(luò)建模需綜合考慮電路理論和電磁場(chǎng)理論，結(jié)合集中參數(shù)模型和分布式參數(shù)模型。集中參數(shù)模型適用于低頻應(yīng)用，將電路元件(如電阻、電容、電感)視為集中元素處理;分布式參數(shù)模型則用于高頻應(yīng)用，充分考慮信號(hào)和電源路徑的分布特性，如阻抗和傳輸延遲。在實(shí)際建模過(guò)程中，以 HyperLynx 軟件為例，工程師可依據(jù)實(shí)際電路板的幾何參數(shù)、材料屬性、網(wǎng)絡(luò)拓?fù)涞刃畔?chuàng)建精確模型。用戶(hù)需指定電源和地平面的物理尺寸、材料屬性(如介電常數(shù)和磁導(dǎo)率)、電源平面厚度等參數(shù)，還可設(shè)定電源網(wǎng)絡(luò)的幾何參數(shù)和物理位置、定義電源和地平面的材料屬性、設(shè)置必要的邊界條件和激勵(lì)源，完成模型構(gòu)建后進(jìn)行仿真測(cè)試電源網(wǎng)絡(luò)行為。

完成建模后，便進(jìn)入仿真與驗(yàn)證環(huán)節(jié)。仿真過(guò)程中，需合理設(shè)置關(guān)鍵參數(shù)，如激勵(lì)源的類(lèi)型和幅度、仿真頻率范圍、步長(zhǎng)等。激勵(lì)源通常指電源輸入端的電壓或電流，頻率范圍要依據(jù)電路工作頻率選擇，步長(zhǎng)則決定仿真結(jié)果精度，不過(guò)高精度仿真往往需要更多計(jì)算資源，因此需在精度和計(jì)算時(shí)間間尋求平衡。驗(yàn)證流程涵蓋測(cè)試準(zhǔn)備、測(cè)試執(zhí)行和結(jié)果分析。測(cè)試點(diǎn)的選擇基于電路中的關(guān)鍵信號(hào)和敏感元件，如電源入口、重要的 IC 電源引腳、高速信號(hào)的電源和地引腳等。測(cè)試方法分為有源測(cè)試(涉及電路正常工作狀態(tài)下電源電壓和電流的測(cè)量)和無(wú)源測(cè)試(電路斷電時(shí)通過(guò)掃描電路板幾何參數(shù)獲取信息)。工程師可利用仿真工具模擬測(cè)試過(guò)程，提前預(yù)判電源完整性問(wèn)題，提高測(cè)試效率。以 HyperLynx 為例，驗(yàn)證時(shí)需設(shè)定測(cè)試參數(shù)(如電源電壓、負(fù)載條件和測(cè)量點(diǎn))，執(zhí)行仿真測(cè)試并收集輸出數(shù)據(jù)，評(píng)估測(cè)試結(jié)果，查看是否存在超出規(guī)格的異常波動(dòng)或噪聲，如有必要?jiǎng)t調(diào)整設(shè)計(jì)并重新仿真驗(yàn)證，還可借助軟件提供的數(shù)據(jù)可視化工具，通過(guò)圖表、頻譜分析等手段直觀識(shí)別問(wèn)題，優(yōu)化電路設(shè)計(jì)。

在電源完整性設(shè)計(jì)策略方面，有諸多要點(diǎn)。其一，要格外關(guān)注 PCB 過(guò)孔、走線和電源平面的通流能力。當(dāng)一個(gè)平面布置多個(gè)電源時(shí)，需合理分割電源平面，分割方式應(yīng)簡(jiǎn)潔且滿(mǎn)足載流能力要求。其二，盡量使電源平面與地平面成對(duì)相鄰且靠近，平面間介質(zhì)盡可能薄，一般將兩者距離控制在 5mil 以?xún)?nèi)，最大不超 10mil，若無(wú)法相鄰則需額外加入去耦電容增強(qiáng)耦合。其三，合理設(shè)計(jì)去耦電容，包括選擇合適的電容類(lèi)型、確定數(shù)量及布局位置。電容去耦分為電源引腳去耦和電源平面去耦，有去耦半徑要求。引腳去耦時(shí)要縮短焊盤(pán)和去耦電容間引線長(zhǎng)度，防止引入額外寄生電感。BGA 類(lèi) IC 多采用平面去耦，多個(gè)去耦電容可同時(shí)為幾個(gè)電源引腳去耦。布局時(shí)小容值電容靠近 IC 引腳，大容值稍遠(yuǎn)，各規(guī)格電容均勻布置在 IC 四周，電容焊盤(pán)推薦多過(guò)孔扇出方式。其四，重視同步開(kāi)關(guān)噪聲(SSN)的影響。SSN 由器件開(kāi)關(guān)時(shí)瞬間變化的電流(di/dt)在回流路徑電感上形成交流壓降所致，實(shí)際設(shè)計(jì)中難以徹底消除。解決方法包括增加去耦電容并靠近芯片供電引腳改善局部電源完整性，以及在滿(mǎn)足系統(tǒng)性能前提下使用平緩驅(qū)動(dòng)信號(hào)(減緩驅(qū)動(dòng)器上升沿和下降沿時(shí)間)抑制 SSN。

以高功耗 HPC/AI 芯片為例，隨著基于大數(shù)據(jù)的機(jī)器學(xué)習(xí)技術(shù)發(fā)展，硬件系統(tǒng)需支持更高頻率操作、滿(mǎn)足高帶寬需求，高帶寬內(nèi)存(HBM)廣泛應(yīng)用，各類(lèi)神經(jīng)處理單元(NPU)性能提升的同時(shí)加劇了電源噪聲問(wèn)題。因芯片面積限制，傳統(tǒng)片上 MOS 電容器難以應(yīng)對(duì)高密度電路同時(shí)切換產(chǎn)生的電源噪聲，金屬 - 絕緣體 - 金屬(MIM)電容器成為先進(jìn)制程(14nm 及以下)穩(wěn)定晶體管性能的關(guān)鍵。針對(duì)此類(lèi)高功耗應(yīng)用，需優(yōu)化電源完整性設(shè)計(jì)方法。如采用多芯片配置集成于 Si interposer 基板的 HPC 平臺(tái)，設(shè)計(jì)時(shí)要考慮 SoC 與 HBM 芯片間的高密度互連、大電流供應(yīng)、電源快速響應(yīng)及焊點(diǎn)電壓穩(wěn)定等問(wèn)題。通過(guò)建立包含片上 / 封裝 / 板級(jí)等效電路模型的 PDN，結(jié)合 HSPICE 仿真分析電壓表現(xiàn)，并提出基于高密度片上電容器的 PI 解決方案，如 2/3 層 MIM 電容器與集成堆疊電容器(ISC)，經(jīng)系統(tǒng)級(jí) PI 仿真優(yōu)化 PDN 阻抗，滿(mǎn)足總電容需求，提升電源完整性。

芯片及系統(tǒng)的電源完整性建模與設(shè)計(jì)是一個(gè)復(fù)雜且關(guān)鍵的過(guò)程，貫穿從建模、仿真到設(shè)計(jì)策略實(shí)施的各個(gè)環(huán)節(jié)。隨著電子技術(shù)的持續(xù)進(jìn)步，對(duì)電源完整性的研究和優(yōu)化將不斷深入，以滿(mǎn)足日益增長(zhǎng)的高性能芯片及系統(tǒng)的需求。