0 引 言
    頻率合成技術(shù)作為現(xiàn)在電子系統(tǒng)中的一種關(guān)鍵技術(shù)，已廣泛應(yīng)用于通信、雷達、電子對抗、定位導(dǎo)航、廣播電視、遙測遙控、儀器儀表等許多領(lǐng)域并得到了快速的發(fā)展，它是用一個或多個高穩(wěn)定、高精確度的標準頻率源作為參考，通過對頻率進行加、減、乘、除等一系列變換，從而產(chǎn)生同樣高穩(wěn)定度和精確度的大量離散頻率的技術(shù)。頻率合成器的實現(xiàn)方式有4種：直接模擬頻率合成器(DAS)、鎖相環(huán)頻率合成器(PLL)、直接數(shù)字頻率合成器(DDS)和混合結(jié)構(gòu)(PLL+DDS)。其中，第1種已很少使用，第2～4種都有廣泛的使用。應(yīng)根據(jù)頻率合成器的使用場合、指標要求確定具體使用哪種方案。
    隨著電子技術(shù)的不斷發(fā)展，各類電子系統(tǒng)對頻率合成器的要求越來越高，對相位噪聲、頻率轉(zhuǎn)換時間、頻率分辨率、相對工作帶寬、體積及功耗等多種指標也提出了更高的要求。在某項課題研究中，根據(jù)接收機的結(jié)構(gòu)，接收機需要頻綜部分提供一個1 514 MHz(77 200 MHz／51△1 514 MHz)的下變頻本振信號，為實現(xiàn)載波同步，需要快速地調(diào)整下變頻本振信號的頻率、相位，其頻率調(diào)整范圍不大，在10 MHz以內(nèi)。如果單獨選用鎖相環(huán)頻率合成器(PLL)，則可實現(xiàn)結(jié)構(gòu)簡單、體積小、易于集成、調(diào)試方便、雜散低等優(yōu)點，但是頻率轉(zhuǎn)換時間相對較長，而直接數(shù)字頻率合成器(DDS)是一個全數(shù)字化的系統(tǒng)，具有易于集成、極快的跳頻速度、極高的頻率分辨率和頻率切換時相位連續(xù)等優(yōu)點，缺點就是雜散比較大、輸出頻率低。所以根據(jù)這兩種頻率合成器的特點，本文采用DDS和PLL相結(jié)合，利用DDS作為參考信號源，以DDS激勵PLL的頻率合成方案。

1 系統(tǒng)原理
    以DDS激勵PLL的基本原理組成框圖如圖1所示，采用高穩(wěn)定的石英晶體振蕩器作為DDS的參考時鐘源；通過FPGA把頻率控制字和相位控制字寫入DDS內(nèi)部的寄存器中，DDS便可以產(chǎn)生一個頻率和相位都可編程控制的模擬正弦波輸出；然后把DDS的輸出信號作為PLL的參考信號；最后根據(jù)期望輸出的信號頻率，設(shè)定分頻器的分頻比N，便得到了頻率為DDS輸出頻率N／R倍的時鐘信號。
    這種結(jié)構(gòu)利用DDS的高分辨率保證了足夠小的頻率步進，同時PLL的帶通特性很好地抑制了DDS輸出頻譜中的部分雜散。該方案實現(xiàn)了DDS和PLL的優(yōu)勢互補，兼顧了各個方面的性能，所以此方案實現(xiàn)的本振源做到了比較高的頻率、較快的頻率轉(zhuǎn)換速度和較高的頻率分辨率，同時也很好地保證了系統(tǒng)雜散和相位噪聲性能。

2 電路設(shè)計
    本設(shè)計系統(tǒng)的整個電路主要包括兩大部分，即DDS部分和PLL部分。
2．1 DDS部分
    DDS部分的時鐘輸入選用100 MHz的恒溫晶體振蕩器；DDS部分的核心采用美國AD公司生產(chǎn)的大規(guī)模集成芯片AD9954，它是用先進的DDS技術(shù)開發(fā)的高集成度DDS器件，內(nèi)置高速、高性能D／A轉(zhuǎn)換器及超高速比較器，可作為數(shù)字編程控制的頻率合成器，能產(chǎn)生0～160 MHz的正弦波信號。AD9954內(nèi)含1 024×32 b靜態(tài)RAM，利用該RAM可實現(xiàn)高速調(diào)制，并支持幾種掃描模式。AD9954可提供自定義的線性掃描操作模式，通過AD9954的串行I／O口輸入控制字可實現(xiàn)快速變頻且具有良好的頻率分辨率。其應(yīng)用范圍包括靈敏頻率合成器、可編程時鐘發(fā)生器、雷達和掃描系統(tǒng)的FM調(diào)制源以及測試和測量裝置等，其內(nèi)部結(jié)構(gòu)如圖2所示。

    DDS電路設(shè)計應(yīng)遵循的主要原則是使其輸出信號具有較好的控制時序、較低的相位噪聲和窄帶雜散，其次是正確的電路鋪設(shè)和連接，DDS的外圍電路并不復(fù)雜，主要由低壓差穩(wěn)壓電源NCP1117和低通濾波器SCLF-30等組成。AD9954頻率控制字為32位，在本應(yīng)用中系統(tǒng)工作時鐘為100 MHz，輸出時鐘的頻率分辨率△f1=100 MHz／232=0．023 Hz。AD9954相位控制字為14位，輸出時鐘的相位分辨率△φ1=360°/214=0.022。
2．2 PLL部分
    PLL部分主要包括預(yù)分頻器、分頻器、鑒相器、環(huán)路濾波器和’VCO。根據(jù)設(shè)計需要采用鎖相環(huán)頻率合成器集成芯片ADF4112，它集成了預(yù)分頻器、分頻器、鑒相器等各種重要部件，如圖3所示。它由一個低噪聲數(shù)字鑒相器、一個高精度電荷泵、一個可編程參考分頻器(R分頻器)、一個可編程A，B計數(shù)器以及一個雙模分頻器P／P+1組成。6位A計數(shù)器、13位B計數(shù)器與雙模分頻器P／P+1共同組成了N分頻器，分頻比N=BP+A。數(shù)字鑒相器用來對R計數(shù)器和N計數(shù)器的輸出相位進行比較，然后輸出一個與二者相位誤差成比例的誤差電壓。鑒相器內(nèi)部還有一個可編程延遲單元，用來控制翻轉(zhuǎn)脈沖的寬度，這個翻轉(zhuǎn)脈沖保證鑒相器的傳遞函數(shù)沒有死區(qū)，因此降低了相位噪聲和參考雜散。該芯片的主要性能特點如下：
    工作電壓：2．7～5．5 V，同時還提供外部可調(diào)的電荷泵電壓調(diào)節(jié)功能；最高鑒相頻率為55 MHz，最高RF輸入頻率達3 GHz；具有四組可編程雙模分頻器8／9，16／19，32／33，64／65；內(nèi)置可編程電荷泵電流和可編程反沖脈寬功能；編程控制采用3線串行接口；能夠進行模擬和數(shù)字鎖定檢測；軟、硬件斷電模式；具有良好的相位噪聲參數(shù)。

    該芯片的高集成性能，使其只需外加一個環(huán)路濾波器和壓控振蕩器(VCO)，就可以構(gòu)成一個完整的低噪聲、低功耗、高穩(wěn)定度、高可靠性的頻率合成器，輸出頻率fVCO=(PB+A)fREFIN／R，其中fREFIN為參考頻率，頻率步進等于fREFIN／R。芯片使能端CE直接與電源連接，鑒相頻率取1．96 MHz，DDS輸出的100／3 MHz從REF輸入，參考分頻比R=17；VCO分兩路輸出，一路作為頻綜輸出，另外一路輸出至ADF4112的RF端，經(jīng)N分頻后與來自R分頻器的參考頻率進行鑒相并產(chǎn)生一個誤差信號，該誤差信號從CP輸出經(jīng)有源三階環(huán)路濾波后驅(qū)動VCO，最終鎖定在1 514 MHz的頻點上。調(diào)整環(huán)路濾波電路中的電阻和電容可以改變環(huán)路參數(shù)，阻尼系數(shù)取0.707。這里分頻比N=1 514／[(100／3)／R]=772，P取8，R為17，由N=BP+A得B=96，A=4。4個24位鎖存器的初始化設(shè)置如下：
    FUNCTIN鎖存器：0x0C 0xA0 0x92；
    INITIALIZATION鎖存器：0x0C 0xA0 0x93；
    R計數(shù)鎖存器：0x10 Ox00 Ox44；
    AB計數(shù)鎖存器：0x00 0x60 0x11。
    環(huán)路濾波器電路是鎖相環(huán)電路中較重要的一個部分，它的性能好壞直接關(guān)系到鎖相輸出的相位噪聲和雜散指標。它可以由AD公司提供的PLL仿真軟件ADIsimPLL ver 3．O直接生成，根據(jù)設(shè)計要求，采用三階無源超前滯后濾波器，各項參數(shù)設(shè)置如下：輸出頻率設(shè)為1．513 725 49 GHz，N為772，鑒相頻率設(shè)為1．960 784 31 MHz，壓控振蕩器增益KVCO設(shè)為25．9 MHz／V，環(huán)路帶寬設(shè)為10 kHz，相位裕量設(shè)為45°，最終生成電路如圖4所示。

    壓控振蕩器部分的芯片選取主要考慮以下幾個方面：具有一定的壓控靈敏度；控制特性的線性好；開環(huán)相位噪聲低；頻率穩(wěn)定度高等?；谝陨显颍x取Mini-circuits公司的寬帶低相噪器件ROS-1540-419+，其主要技術(shù)性能如表1所示。

3 結(jié)果分析
    系統(tǒng)的相位噪聲主要由PLL的相噪性能決定，而其雜散性能則取決于DDS。PLL相位噪聲主要由三部分組成：VCO固有的相位噪聲；鑒相器、環(huán)路濾波器、分頻器的相位噪聲以及參考頻率的相位噪聲。根據(jù)PLL仿真軟件ADIsimPLL ver 3．0的仿真結(jié)果，得出系統(tǒng)在10 kHz處相位噪聲指標為-91．96 dBc／Hz，與實驗所得結(jié)果比較接近；DDS的雜散主要是由于相位舍位造成的相位截斷雜散、幅度量化誤差造成的雜散以及由于DAC非線性引起的雜散，經(jīng)過實際測量雜散優(yōu)于-65 dBc；系統(tǒng)輸出時鐘的頻率分辨率=DDS輸出的頻率分辨率×(N／R)=0．023×(772／17)=1．044 Hz；DDS的配置時間約為32×4+24×(1／100)=368 ns；PLL的鎖定時間約為619μs；最終輸出頻率為1 513．796 MHz。
    用頻譜儀測得的合成器輸出頻譜圖如圖5所示。

4 結(jié) 語
    實驗表明：本設(shè)計采用DDS激勵PLL的頻率合成方案產(chǎn)生的1 514 MHz的本振源，頻率穩(wěn)定、可靠，滿足了系統(tǒng)高精度和寬頻帶的需要，而且該電路可以通過仿真確定電路參數(shù)，通過FPGA控制輸出頻率，調(diào)試簡單，性能穩(wěn)定。采用DDS+PLL的頻率合成技術(shù)綜合了DDS和PLL各自的優(yōu)點，具有優(yōu)良的技術(shù)性能，在工程中已得到了廣泛的應(yīng)用。