信號傳播的整個路徑，包括器件封裝、電路板布局以及連接器等，如果要它們正確地分發(fā)轉換時間為TR的數(shù)字信號，其頻率響應至少在FKNEE之前都應當是平坦的。如果FKNEE之前某個路徑的頻率響應不是平坦的，在路徑端收到的信號則可能出現(xiàn)上升時間劣化、鼓包、過沖或振鈴。

縮短上升時間將迫使FKNEE的值升高，使得信號傳播的問題更加嚴重。這是過分縮短上升時間的首要缺點。

電路的DV/DT還可能影響其他鄰近電路上的信號。這一串擾是由互容機制產生的。兩個鄰近的電路元件總是會有容性的相互作用。參考如下：

“兩個電阻都接地，相應的容性耦合等于0.004，同時感性串擾是0.032。對一個工作在50歐阻抗級別的電路來說，這是一個典型的比率。對于高阻抗電路，涉及的DV/DT較大，DI/DT相對較小，得到的容性耦合相應地比較大。

在門電路的低輸出阻抗的情況下，門電路直接驅動傳輸裝置，感性耦合問題被擴大。在該情形中，總的感性耦合信號能量在遠端終結，而不是如例1.4中一分為二?！?/font>

如上所提示，在數(shù)字系統(tǒng)中，由互容引起的串擾要遠小于由感引起的串擾。

我們可以把電路最大的DV/DT與它的10~90%上升時間以及電壓幅度△V聯(lián)系起來：

電流的突然變化可能影響附近其他電路上的信號。這一串擾通過互感機制而產生。兩個鄰近放置的電路元件總是會相互感應。為了計算電感耦合的大小，首先必須估算源網絡中電流的變化速率?？梢悦鞔_地說：電路的電流變化速率越高，出現(xiàn)的電感耦合問題將會越來越嚴重。這是DL/DT過高的主要缺點。

因為主要的測量儀器讀取的是輸出電壓而不是電流，所以需要一種方法將電壓的上升時間讀數(shù)轉化為電流的變化速率。圖2.14說明了常見的情況。上升電壓波形V（T）引起的電流在負載電阻和負載電容中流過，分別等于：

對兩個波形求導數(shù)，以得到電流的變化速率：

電流變化率的最大值對于確定電感耦合的峰值很有幫助。對于圖中的電阻器和電容器來說，電流變化率真的最大值分別是：

當驅動一個既有阻性元件又有容性元件的組合負載時，只要將上式中得到的最大值相加即可。這一總計算可能稍高于實際的峰值，但對于我們的目標來說已足夠精確。圖2.14顯示V（T）的一階導數(shù)和二階導數(shù)的峰值在時間上不是完全對齊的，因而電阻和電容中的電流變化率的峰值出現(xiàn)的時刻稍許不同。的確，直接求和并不是十分精確，但是容易記憶而且十分接近。

上式給我們一個提示，為什么互感問題是如此重要。互感問題是如此重要?；ジ袉栴}的原因是電流變化速率，它與10~90%上升時間平方的倒數(shù)成正比。當我們把上升時間減少一半時，將會使流入電容負載的DL/DT的數(shù)值乘以4。

讓我們通過兩個例子來比較TTL和ECL系統(tǒng)中的電流變化率。這些示例表明ECL系統(tǒng)與TTL系統(tǒng)相比并不會產生更高的電流瞬變現(xiàn)象。ECL系統(tǒng)速度更快而且噪聲更小。