如今CMOS技術(shù)讓一塊FPGA器件可以擁有多個I/O接口。同時，近幾年，低功耗已開始成為高速I/O接口的主流概念。降低功耗最有效的途徑就是降低電壓，而電壓降低就會導致I/O接口所允許的噪聲余量變小。因此，對FPGA用戶而言，量化芯片、封裝和PCB環(huán)境下的系統(tǒng)級同步開關(guān)噪聲(SSN)就顯得十分必要。

      本文對SSN進行了系統(tǒng)性介紹，著重介紹由FPGA輸出緩沖導致的SSN。這種噪聲一般被稱作同步開關(guān)輸出噪聲(SSO)，與輸入緩沖導致的SSN不同。本文介紹了系統(tǒng)級SSO的成因，并提出了一種分層的系統(tǒng)級SSO建模方法。同時，本文還講解了如何將SSO模型與頻域和時域測量相關(guān)聯(lián)，并給出了幾種減小SSO的PCB設(shè)計方法。

      系統(tǒng)級SSO的形成機制

      帶FPGA的PCB是一個復雜的系統(tǒng)，可將其分為包含有源電路的晶片部分、帶有嵌入式無源器件的支撐走線的封裝部分，和為FPGA與外部提供連接的電路板部分。在此類系統(tǒng)中，要想弄清芯片內(nèi)部的噪聲特性很困難。因此，對與FPGA相連的PCB走線近端和遠端的SSO進行量化就顯得很有價值。造成SSO的主要有兩大因素：電源分配網(wǎng)(PDN)的阻抗和開關(guān)I/O之間的互感耦合。

      從系統(tǒng)的角度來說，PDN中包含晶片級、封裝級和板卡級的組件，這些組件共同為CMOS電路供電。當一定數(shù)量的CMOS輸出驅(qū)動電路同時打開時，就會有很大電流瞬間涌入PDN的感性電路元件中，從而產(chǎn)生一個delta-I壓降。互連結(jié)構(gòu)產(chǎn)生寄生電感，例如球柵陣列封裝上的電源焊球和PCB中的電源過孔。這種快速變化的電流還會在電源/接地平面對之間激勵起放射狀的電磁波，電磁波從PCB的平面邊緣反射回來，在電源/接地平面之間產(chǎn)生諧振，從而導致電壓波動。
     造成SSO的另一個重要原因是互感耦合，尤其是在芯片封裝/PCB邊沿周圍產(chǎn)生的互感耦合。芯片BGA封裝上的焊球與PCB上的過孔都屬于緊耦合的多導線結(jié)構(gòu)。每個I/O焊球及其相應的PCB過孔與離它最近的接地焊球和接地過孔構(gòu)成一個閉合環(huán)路。當多個I/O口的狀態(tài)同時發(fā)生變化時，會有瞬態(tài)I/O電流流過這些信號環(huán)路。這種瞬態(tài)I/O電流又會產(chǎn)生時變的磁場，從而侵入鄰近的信號環(huán)路造成感應電壓噪聲。

      一個優(yōu)秀的SSO模型應能體現(xiàn)SSO的基本形成機制。圖1給出的就是一個用于預測PCB中SSO的分層模型。在晶片一級，我們需要的是能在有限復雜度下提供電源線和信號線上精確電流分布的輸出緩沖模型。在封裝一級，為簡單起見，可利用建模工具分別得到PDN模型和信號耦合模型，但應謹慎考慮PDN和信號耦合模型之間的相互影響。這兩個模型起著橋梁的作用，連接了芯片封裝上凸點端的輸出緩沖模型和焊球端的PCB級模型。PCB的PDN模型通常包含電源/接地平面和其上的大容量/去耦電容，而PCB的信號耦合模型中則包含一個緊耦合的過孔陣列和不同信號層上的松耦合信號走線。這兩個PCB級模型的交互效應出現(xiàn)在PCB過孔陣列中，感性串擾正是從這里將噪聲帶入PDN模型，delta-I噪聲反過來會降低I/O信號質(zhì)量。這種分層建模方法合理地保持了仿真精度，同時也提高了此類復雜系統(tǒng)的計算效率。

圖1：帶FPGA的PCB的SSO模型示意圖。

     通過PCB設(shè)計減小SSO

      下面針對裝有FPGA的印制電路板，介紹兩種基于SSO產(chǎn)生機制來減小SSO的基本設(shè)計方法。

1. 減小感性耦合的設(shè)計方法

      仿真結(jié)果顯示，芯片封裝/PCB接口上的感性耦合是導致SSO波形中高頻尖峰的元兇。一個大小為t×d的信號環(huán)路由一個信號過孔和距其最近的接地過孔組成，這個環(huán)路的大小就標志了感性耦合的強弱，如圖2所示。I/O干擾環(huán)路的面積越大，產(chǎn)生的磁場就越容易侵入鄰近的被干擾環(huán)路。被干擾I/O信號環(huán)路的面積越大，也就更容易受其它I/O環(huán)路干擾。因此，要降低串擾和參數(shù)t，設(shè)計中就應注意采用較薄的PCB，而且PCB上的關(guān)鍵I/O應從較淺的信號層引出。同時，設(shè)計師還可通過縮短I/O過孔與接地過孔之間的距離來減小串擾。在圖中所示的設(shè)計中，設(shè)計師專門將一對I/O焊盤連到了地平面和VCCIO平面，以減小干擾管腳和被干擾管腳相應的信號環(huán)路面積。

圖2：信號環(huán)路的示意圖。

      為評估本方法的有效性，我們對FPGA I/O Bank1 和Bank2進行了兩次測量，如圖3所示。這兩個Bank中的所有I/O口都配置為電流強度12mA的LVTTL 2.5-V接口，并通過50Ω帶狀線與10pF的電容端接。

圖3：I/O Bank 1和I/O Bank 2的管腳映射圖。

      在Bank1中，管腳AF30是被干擾管腳。在FPGA設(shè)計中，將W24、W29、AC25、AC32、AE31和AH31這6個管腳通過編程設(shè)置為邏輯“0”，它們通過過孔連接到PCB的接地平面。U28、AA24、AA26、AE28和AE30這5個管腳則通過編程設(shè)置為邏輯“1”，并連接到PCB的VCCIO平面。其它68個I/O口以10MHz頻率同時發(fā)生狀態(tài)變換，因而是產(chǎn)生干擾的管腳。為了進行比較，Bank2中沒有將W24、W29、AC25、AC32、AE31、AH31、U28、AA24、AA26、AE28和AE30這些 I/O通過編程設(shè)置為接地腳或VCCIO腳，只是將其空置，其它68個I/O仍然同時開關(guān)，如圖3所示。

      實驗測試顯示Bank1中AF30上的地彈(ground bounce)已比Bank 2中的G30降低了17%，電壓下陷(power sag)也減小了13%。仿真結(jié)果也驗證了這一改善。由于可編程接地管腳的出現(xiàn)縮短了干擾環(huán)路和被干擾環(huán)路的距離d，因此SSO的減小是預料中的，如圖2所示。然而，由于芯片封裝中的信號環(huán)路面積無法減小，所以改善程度也有限。
2. 通過合理設(shè)計減小PDN阻抗

      PCB上接口處VCCIO和接地管腳之間的阻抗對于一塊FPGA芯片的PDN性能評估是最重要的一個標準。通過采用有效的去耦策略并使用較薄的電源/接地平面對可以減小這一輸入阻抗。但最有效的方法還是縮短將VCCIO焊球連接至VCCIO平面的電源過孔的長度。而且，縮短電源過孔也會減小其與鄰近接地過孔構(gòu)成的環(huán)路，從而使這一環(huán)路較不易受干擾I/O環(huán)路狀態(tài)變化的影響。因此，設(shè)計時應將VCCIO平面安排在離PCB頂層更近的位置。

      本文小結(jié)

      本文對裝有FPGA的PCB上的同步開關(guān)噪聲仿真進行了全面分析。分析結(jié)果表明，封裝和PCB接口上的串擾與封裝和PCB上的PDN阻抗分布是SSO的兩個重要成因。

      相關(guān)模型可用于幫助PCB設(shè)計師減小SSO，實現(xiàn)更優(yōu)秀的PCB設(shè)計。文中還介紹了幾種降低SSO的方法。其中，合理分配信號層并充分利用可編程的接地/電源管腳可幫助減小PCB級的感性串擾，將VCCIO安排在PCB疊層中較淺的位置也可降低PDN阻抗。