引言
捷聯慣導中的航姿計算機實現數字平臺導航，需要在復雜運算的同時還能夠高速、準確地完成多種傳感器測量數據的采集以及航姿結果和系統狀態(tài)的傳送。通常的做法都是用一片或多片 DSP芯片來完成,但是當數據接口較多而且數據傳輸頻率較高時，這類系統的實時性就難以得到保證；而 FGPA具有豐富的硬件資源，能夠真正實現多模塊并行工作，而且可以達到較高的工作頻率。另外，用 FPGA 設計航姿計算機，還具有以下突出的優(yōu)點：低成本、低功耗、小體積、可重新編程、升級方便、VHDL 設計電路可復用等。本文詳細介紹了在接口較多的航姿計算機中，怎樣設計 FPGA使得多種通訊接口功能都能實時可靠地實現，具有實際工程意義。
1系統總體設計
圖 1為該捷聯航姿系統的硬件結構框圖。該系統需要高速、實時地采集多種傳感器（包括大氣傳感器、IMU、磁羅盤）的測量數據，以及一些有關的模擬量，用于 DSP中高精度的航姿解算，同時也需要將航姿信息和系統信息發(fā)往多個設備（包括飛參記錄儀、顯示儀表和DS）發(fā)送。采集數據需要同時用到的接口包括ARINC429、RS422、SPI、與 DSP并行接口等多種接口；如此多數量、多種類的接口的完成還必須保證準確性和實時性。這整個系統的時序、邏輯控制都是由 FPGA完成的，DSP（選用 TI公司的TMS320C6713）作為從處理器專門用于航姿解算。本系統中選用的 FPGA芯片為 ACTEL公司 PA系列中的 APA300芯片，用 VHDL語言在 LibroIDE環(huán)境下對該芯片進行開發(fā)。 
 
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2多種工業(yè)接口的 FPGA實現
（1）RS422通訊接口。RS422標準是利用差分傳輸方式提高通信距離和可靠性的一種通信標準。該航姿計算機需要用 RS422接口與IMU、大氣傳感器、磁羅盤、無線電航表等六個外部設備通訊。由于 RS422可以支持雙工工作模式，為了充分利用資源，因此設計了四個完全相同的并行的接口模塊，其中每一個接口模塊都是通過 FPAG控制 MAX3140芯片得以實現（如圖2）；同時出于設計效率的考慮，只設計了一個通用的實體，而讓每一個控制模塊都作為該實體的一個實例。這樣，雖然這四個模塊的結構完全相同，但是在頂層實體中施加不同的控制，就實現了兩個單工和兩個雙工的工作模式。該通用的實體按照 MAX3140的工作時序圖，通過控制和監(jiān)測 UART的五個管腳（SCLK數據接收時鐘、CS片選信號、DIN控制數據輸入、IRQ中斷、DOUT數據輸出），完成對芯片的上電自檢和對信號的接收發(fā)送；頂層實體并行地控制四個實體的工作，從而互不影響地實現了上述多路信號的接收和發(fā)送。

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（2）ARINC429通訊接口。ARINC429協議規(guī)定了航空運輸工業(yè)、航空電子系統等系統間的數字數據傳輸標準，是航空系統電子通訊中一種重要的接口。本系統需要通過 ARINC429接口接收主慣導的測量數據，同時通過 ARINC429接口將飛行參數發(fā)送給記錄儀。出于對通訊可靠性的要求，本設計中同樣采用控制接口制芯片的方式實現；通過對市面上為數不多的 429芯片進行長期的試驗驗證，最終采用美國 HARRIS公司的 HI-3584和 HI-8585芯片組合的形式。該芯片也支持雙工模式。在 FPGA中按照 HI-3584的工作時序圖，設計了一系列并行進程，用于控制和監(jiān)測 HI-3584的復位信號、發(fā)送接收時鐘信號、讀寫控制信號和 16位的數據信號（如圖3）。從而完成對 HI-3582的上電自檢、一個通道 429信號的接收和一個通道429信號的發(fā)送。

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（3）SPI接口。SPI接口是一種高速、串行、全雙工、同步傳輸方式。一般由一個主設備和一個或多個從設備通過中斷、時鐘、輸入數據、輸出數據和片選信號等 5個管腳實現。本設計需要用 AD采樣芯片采集模擬量，所選的 AD芯片就是以 SPI方式與 FPGA通訊的。該 AD采樣芯片為TI公司的TLV2548芯片，8通道、12位、采樣頻率200ksps。在FPGA中按照TLV2548的工作時序圖，設計了一系列并行進程，用于控制和監(jiān)測 TLV2548的中斷信號、接收時鐘信號、片選信號、數據輸入信號和數據輸出信號（如圖4）。從而完成對 8路模擬量的采集。本設計最初選用外部參考，發(fā)現用于分壓的精密可調電阻會隨時間改變阻值，較嚴重影響精度，因此最后使用內部參考，真正確保了模擬量的可靠性。另外，所用的內部晶振提供高頻采樣，使得數據更新率高于1M，從而保證了數據的實時性。

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（4）與 DSP的并行接口。并行接口是最常用的一種通訊方式之一。FPGA和DSP之間的數據通訊通過 16位并行接口完成（原理圖如圖5）。首先，根據 DSP的時序，系統上電后需要對DSP進行不小于 200ms的復位。在系統正常工作時期，當 WE=0寫有效、CE1=0片選有效、 a21=1數據有效時，FPGA從總線上讀取 DSP的數據，當 OE=0讀有效， CE1=0片選有效， a21=1數據有效時，FPGA將數據放在總線上等待 DSP讀取。FPGA讀、寫數據都根據 DSP的 EA信號來標識所操作的數據地址。雖然系統中的數據量比較大，但是為了提高實時性和可靠性，在FPGA中沒有使用 FIFO或者 RAM來存儲數據，而只是用 FPGA中的變量來臨時存儲，本設計中也最終證明了該設計的可用性，這樣也讓 FPGA的硬件資源更合理利地得以使用。 
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3整體時序的實現
本系統的實時性和復雜性對于正確實現總體時序和工作邏輯提出了比較大的挑戰(zhàn)?，F從以下幾個方面說明本設計的實現方法：
1 高速實時性?？傮w的并行設計，各個通訊模塊幾乎完全獨立地工作，互不占用資源，從而使得高效性和實時性的要求得到了極大地滿足。
2 總體時序有序。該航姿計算機的整體時序和整體邏輯都是讓 FPGA中的頂層實體來控制實現的。系統大致時序和邏輯如下：上電后，FPGA控制系統完成各部件的上電自檢后，各接口開始并行工作，按照自己的工作時序接收、發(fā)送數據。其中，IMU數據大約每 10ms發(fā)送一次，FPGA每次接收完 IMU數據后，與 DSP通過并行接口進行一次通訊。FPGA將最新的傳感器測量值發(fā)送給DSP，而 DSP將最新的航姿信息回傳給 FPGA，最終FPGA通過 ARINC429接口傳給外部。這樣的設計保證了系統時序穩(wěn)定、邏輯可靠。
3 數據準確性。數據的準確也要求考慮到具體硬件上的問題。由于 FPGA中的邏輯門是有時間延遲的，在這樣實時的系統中就必須嚴格考慮門電路的延時，否則，很容易出現如下類似的一些問題，例如，把剛接收到一組測量數據賦給變量是需要幾納秒到十幾納秒的時間來穩(wěn)定的，如果此時正好遇上操作改變量的時鐘觸發(fā)，偶爾就會引起野值數據，這些不確定的野值隨時可能造成整個航姿結算的錯誤，因此需要根據具體時序修改，以保證杜絕這類問題。

該系統的 FPGA設計已經經過模擬數據仿真試驗、跑車試驗得以驗證，在數據準確性、實時性方面都得到了較好的滿足。