1 常用EDA工具軟件簡介
    常用的EDA軟件有加拿大IIT公司推出的EWB(Electronics WorkBench)，在EWB基礎(chǔ)上形成的Multi-sim以及美國Altera公司開發(fā)的Max+Plus。目前，我校EDA實(shí)驗(yàn)室所使用的軟件是美國Al—tera公司開發(fā)的Max+PlusⅡ，所以本文中的例子都是基于此平臺進(jìn)行的。
    Max+PlusⅡ(Multiple Array and Programming Logic Use System)具有windows操作系統(tǒng)的程序界面，采用全菜單操作和鼠標(biāo)操作方式，是一個方便、易學(xué)易用、功能全面的EDA工具。Max+PlusⅡ支持原理圖、VHDL語言和Verilog語言文本文件，以及波形EDIF等格式化的文件作為設(shè)計輸入。使用Max+ PlusⅡ進(jìn)行電路設(shè)計的流程簡單，經(jīng)過設(shè)計輸入、設(shè)計編譯、設(shè)計仿真、下載即可完成。

2 數(shù)字電子技術(shù)與EDA技術(shù)相結(jié)合的幾點(diǎn)益處
2．1 將數(shù)字電子技術(shù)中難以實(shí)現(xiàn)的硬件設(shè)計轉(zhuǎn)換為軟件設(shè)計
    在傳統(tǒng)的數(shù)字電子技術(shù)教學(xué)中，講授組合邏輯電路設(shè)計時，首先分析設(shè)計要求，按照要求列出真值表；然后進(jìn)行邏輯函數(shù)表達(dá)式的化簡，得出表達(dá)形式最簡的輸出函數(shù)表達(dá)式，最后畫出邏輯圖。當(dāng)輸人變量比較少時，這種方法無疑是簡單有效的，但是，當(dāng)輸入變量比較多時，這種方法就顯得很吃力。下面以設(shè)計8位奇校驗(yàn)電路為例進(jìn)行說明。
    若采用傳統(tǒng)的設(shè)計方案，首先需要畫出8變量真值表，8變量真值表需要28行(即256行)，這就非常麻煩，而邏輯函數(shù)的化簡更是難上加難。如果借助Max+PlusⅡ軟件，使用VHDL語句，按照8位奇校驗(yàn)邏輯功能，用軟件方法來實(shí)現(xiàn)硬件設(shè)計。8位奇校驗(yàn)電路的VHDL程序如下所示：

   
    其中：a表示8位輸入信號；y表示奇校驗(yàn)輸出，通過觀察該程序可以發(fā)現(xiàn)，程序邏輯性強(qiáng)，簡單易讀。對上述程序進(jìn)行仿真，仿真波形如圖1所示。

    通過觀察可以看出，該仿真波形完全符合奇校驗(yàn)邏輯功能。在Max+PlusⅡ軟件下進(jìn)行綜合，可以得到8位奇校驗(yàn)電路的邏輯符號，當(dāng)其他的設(shè)計工作中需要用到8位奇校驗(yàn)功能時，可以直接調(diào)用此元器件，不必重新設(shè)計，簡化了設(shè)計工作。
    通過EDA技術(shù)實(shí)現(xiàn)數(shù)字電路設(shè)計，可以讓學(xué)生嘗試用軟件代替硬件，實(shí)現(xiàn)硬件電路軟件化。學(xué)生應(yīng)用EDA技術(shù)除了可以實(shí)現(xiàn)小規(guī)模的電子電路設(shè)計，還可以通過對CPLD，F(xiàn)PGA編程，設(shè)計復(fù)雜的電路系統(tǒng)。
2．2 應(yīng)用Max+PlusⅡ分析電路現(xiàn)象
    在日常生活中，數(shù)字電路隨處可見，這就要求理論教學(xué)必須與實(shí)踐教學(xué)相結(jié)合，達(dá)到理論聯(lián)系實(shí)際的目的。但是通過總結(jié)學(xué)生的學(xué)習(xí)情況發(fā)現(xiàn)，學(xué)生并不能很好地將理論與實(shí)際聯(lián)系起來，特別是當(dāng)學(xué)生設(shè)計好電路進(jìn)行實(shí)驗(yàn)時，經(jīng)常出現(xiàn)與他們自己分析的理論結(jié)果不一致的現(xiàn)象。如果單純的進(jìn)行理論講解，難以讓學(xué)生理解清楚。如何把電路的工作過程形象地展示給學(xué)生，對于學(xué)生對電路現(xiàn)象的理解至關(guān)重要。
    例如，在實(shí)驗(yàn)課中使用集成電路74160設(shè)計一個模4計數(shù)器，模為4即說明計數(shù)器中應(yīng)有4個狀態(tài)，共占有4個時鐘周期。在實(shí)驗(yàn)過程中，采用異步清零法設(shè)計的學(xué)生發(fā)現(xiàn)，他們所設(shè)計的電路輸出狀態(tài)為000，001，010，011，100，其中，前4個狀態(tài)中每個狀態(tài)占用一個時鐘周期，第五個狀態(tài)中100的持續(xù)時間非常短，而后計數(shù)器的輸出狀態(tài)為000。面對這種實(shí)驗(yàn)現(xiàn)象，單純從理論的角度出發(fā)講解，學(xué)生接受起來很困難。下面，以此為例，通過在Max+PlusⅡ平臺下進(jìn)行原理圖設(shè)計和仿真分析，幫助學(xué)生進(jìn)行電路現(xiàn)象的觀察。圖2是使用74160的異步清零功能設(shè)計的模4計數(shù)器。其中，A，B，C，D是并行數(shù)據(jù)輸入端；ENT和ENP是使能端；LDN是同步置數(shù)端；CLRN是異步清零端；QA，QB，QC，QD為計數(shù)器的輸出，仿真波形如圖3所示。

    從圖3中可以看出，當(dāng)ENT和ENP接高電平時，第一個計數(shù)脈沖到來時計數(shù)器從000開始計數(shù)，此后每來一個計數(shù)脈沖，計數(shù)器的輸出狀態(tài)加1，當(dāng)?shù)谖鍌€計數(shù)脈沖(例如在170 ns時)到來時，計數(shù)器的輸出為100，由于通過非門將QC信號反饋給CLRN，CLRN此時得到低電平，74160的異步清零端有效，則計數(shù)器立即被清零，計數(shù)器的輸出狀態(tài)為000，回到計數(shù)器的初始狀態(tài)。在此工作過程中，100狀態(tài)持續(xù)的時間非常短，與隨后出現(xiàn)的000狀態(tài)共同占有一個時鐘周期。通過對仿真波形的分析，學(xué)生能夠比較形象地理解“異步清零”的工作過程，也能夠解釋在實(shí)驗(yàn)過程中所觀察到的實(shí)驗(yàn)現(xiàn)象。
2．3“開放的”數(shù)字電子技術(shù)實(shí)驗(yàn)室
    目前，我校數(shù)字電子技術(shù)課程的實(shí)踐環(huán)節(jié)主要是由實(shí)驗(yàn)課、課程設(shè)計構(gòu)成的。由于課時固定，學(xué)生的實(shí)際動手機(jī)會有限，而數(shù)字電子技術(shù)課程是一門實(shí)踐性很強(qiáng)的課程，它主要是為學(xué)生今后從事電子設(shè)計打好基礎(chǔ)。如果學(xué)生沒有機(jī)會進(jìn)行實(shí)際操作，就無法進(jìn)行電子設(shè)計，更談不上“設(shè)計好電路”。
    將EDA技術(shù)與數(shù)字電子技術(shù)結(jié)合起來，相當(dāng)于將數(shù)字電子技術(shù)實(shí)驗(yàn)箱“搬移”到電腦上，學(xué)生可以根據(jù)自身的情況，依托Max+PlusⅡ軟件平臺，結(jié)合所學(xué)習(xí)的內(nèi)容，及時地進(jìn)行接近于實(shí)際電路的設(shè)計、仿真、分析，加深對理論的理解，若仿真結(jié)果不正確，學(xué)生可以在電腦上修改電路，不會造成硬件資源的浪費(fèi)。當(dāng)仿真結(jié)果完全正確時，學(xué)生就可以非常放心地進(jìn)行實(shí)際電路的搭接、使用，這一過程可以將理論與實(shí)際真正聯(lián)系起來。通過這個“開放的”數(shù)字電子技術(shù)實(shí)驗(yàn)室，可以激發(fā)學(xué)生的電子設(shè)計創(chuàng)作靈感，提高學(xué)生的創(chuàng)新能力和綜合素質(zhì)。

3 結(jié) 語
    將數(shù)字電子技術(shù)與EDA技術(shù)結(jié)合，可以使學(xué)生不拘泥于只有靠“芯片+連線”才能設(shè)計數(shù)字電路的想法，開闊了學(xué)生的設(shè)計思路。通過EDA工具對電路進(jìn)行仿真，教師可以對學(xué)生難以理解的電路現(xiàn)象進(jìn)行直觀的講解，加深學(xué)生對理論知識的掌握。同時，引入EDA技術(shù)，可以使學(xué)生有更多的機(jī)會動手設(shè)計電路，驗(yàn)證自己的想法，激發(fā)了學(xué)生的熱情，為設(shè)計復(fù)雜的數(shù)字系統(tǒng)打下基礎(chǔ)。充分發(fā)揮數(shù)字電子技術(shù)與EDA技術(shù)相輔相成的特點(diǎn)，對“教”與“學(xué)”都有積極作用。