摘要：FPGA可以通過串行接口進(jìn)行配置。本文對傳統(tǒng)的配置方法進(jìn)行了研究，并從更新配置文件的方法入手，提出了利用處理機(jī)通過網(wǎng)絡(luò)更新的方法，給出了一個用CPLD和Flash對FPGA進(jìn)行配置的應(yīng)用實例。
關(guān)鍵詞：現(xiàn)場可編程門陣列復(fù)雜可編程邏輯器件電子設(shè)計自動化VHDL語言

    電子設(shè)計自動化EDA(Electronic Design Automation)是指以計算機(jī)為工作平臺，以EDA軟件為開發(fā)環(huán)境，以硬件描述語言為設(shè)計語言，以可編程邏輯器件PLD為實驗載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標(biāo)器件的電子產(chǎn)品自動化設(shè)計過程。該過程目前已廣泛應(yīng)用于電子電路與系統(tǒng)的設(shè)計和產(chǎn)品的開發(fā)中．逐漸取代了傳統(tǒng)的手工硬件電路設(shè)計方式。設(shè)計的系統(tǒng)具有體積小、重量輕、功耗小、速度快、價格低、可靠性高、設(shè)計周期短等優(yōu)點(diǎn)。一個功能完備的EDA設(shè)計軟件加上一片普通功能的可編程邏輯芯片就可以構(gòu)成以前需幾百個集成電路才能構(gòu)成的電子系統(tǒng)。

    目前常用的可編程邏輯器件有CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)和FPGA(Field Programmable Gate Array，現(xiàn)場可編程門陣列)。常用的EDA軟件包括VHDL、Verilog HDL、ABEL等硬件描述語言。其中，VHDL作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，受到眾多EDA工具廠家的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。

    Xilinx公司和Ahera公司的FPGA可編程部分的物理實現(xiàn)方式為RAM。它最大的優(yōu)點(diǎn)是可以多次重復(fù)編翟，缺點(diǎn)是易失性。因此每次上電后，處理機(jī)都需要將用戶設(shè)計的FPGA配置文件從外部存儲器中下載到FPGA中。從外部存儲器將FPGA配置文件下載更新的方式有以下三種：

    (1)JTAG口下載方式
    將配置文件放到一臺主機(jī)中，主機(jī)通過專用線與單板上的JTAG口硬件相連接。在這種方式下每次下載都需要硬件操作，因此只適用于開發(fā)、調(diào)試階段，設(shè)備在現(xiàn)場工作時就不能再使用這種方式。

    (2)片外串行PROM下載方式
    在每片F(xiàn)PGA周圍放置一片或幾片(由FPGA容量決定)串行PROM，在系統(tǒng)上電時，自動將FPGA配置文件從PROM下載到FPGA中。此方式也是Xilinx、A1tera等公司重點(diǎn)介紹的方式，適用于比較穩(wěn)定的系統(tǒng)。但隨著FPGA芯片密度的增加，串行PROM已不能適應(yīng)大容量、高密度的FPGA的配置。而大容量的并行PROM所要求的尋址方式又不能直接與FPGA接口。當(dāng)系統(tǒng)中的FPGA配置文件需要升級更新時，必須將機(jī)箱打開，通過JTAG口首先將．PROM中的配置文件更新，然后再重新啟動系統(tǒng)，將更新后的配置文件從PROM下載到FPGA中，這樣才能完成一次FPGA配置文件的更新。

    以上兩種方案都存在必須進(jìn)行硬件操作(將機(jī)箱打開，使用主機(jī)通過JTAG口)的缺點(diǎn)，在主機(jī)上必須安裝專業(yè)軟件才能完成FPGA配置文件的更新。

    (3)處理機(jī)控制Flash下載方式
    本文根據(jù)Xilinx、Altra公司手冊及以前的工作經(jīng)驗，提出和完成了一種新的FPGA配置文件下載更新的方式。這種方式適用于支持網(wǎng)絡(luò)通信的系統(tǒng)中。在每次系統(tǒng)啟動時。由處理機(jī)從Flash中讀出FPGA配置文件，再下載到FPGA中。即當(dāng)需要升級更新FPGA配置文件時，通過網(wǎng)絡(luò)將配置文件發(fā)送給處理機(jī)，由處理機(jī)更新系統(tǒng)中的Flash。當(dāng)Flash內(nèi)容更新后，再由處理機(jī)控制將配置文件自動下載到FPGA中。這樣在不需要任何硬件動作和專業(yè)軟件的情況下，只需要進(jìn)行常規(guī)軟件操作就可以更新FPGA的配置文件。但由于Flash是并行數(shù)據(jù)線，需要通過一片CPLD將從Flash中讀來的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)輸出到FPGA。

1 FPGA下載配置模式
    FPGA配置文件的下載模式有五種：主串模式(masterserial)、從串模式(slave serial)、主并模式(master selectMAP)、從并模式(slave selectMAP)及JTAG模式。其中，JTAG模式在開發(fā)調(diào)試階段使用。為了便于開發(fā)設(shè)計階段的調(diào)試，本核心路由器設(shè)計將JTAG口直接做在信號處理板上。

    主、從模式的最大區(qū)別在于：主模式的下載同步時鐘(CCLK)由FPGA提供；從模式的下載同步時鐘(CCLK)由外部時鐘源或者外部控制信號提供。主模式對下載時序的要求比從模式嚴(yán)格得多。因此從處理機(jī)易于控制下載過程的角度考慮，選擇使用從串模式或從并模式較為合適。本設(shè)計采用從串模式進(jìn)行FPGA配置。從串模式引腳說明如表l所示。

    從串配置時序圖如圖l所示。TPROGRAM是配置邏輯的復(fù)位時間，對xilinx VIRTEXE和VIRTEX2系列，最小應(yīng)大于300ns。TPL為復(fù)位延遲時問，表明配置邏輯復(fù)位的延續(xù)。對VIRTEXE系列來說，當(dāng)復(fù)位信號PROG變?yōu)楦唠娖綍r，INIT立即變?yōu)楦唠娖?，配置邏輯就可以接收配置?shù)據(jù)流；而對于VIRTEX2系列，TPL最小有500ns的延遲。TICCK為配置時鐘CCLK的輸出延遲。

    當(dāng)PROG有效(對配置邏輯進(jìn)行復(fù)位)時，F(xiàn)PGA將置低INIT和DONE；PROG變?yōu)楦唠娖綍r，INIT將延遲一段時間用于表明復(fù)位狀態(tài)的延續(xù)，繼續(xù)置低INIT可以延遲配置的進(jìn)行。當(dāng)FPGA正在接收配置數(shù)據(jù)時，INIT變低，表明CRC校驗錯。當(dāng)配置完所有的數(shù)據(jù)時，若配置正確，DONE將會變高。此后FPGA開始啟動序列，繼續(xù)置低DONE可以延遲啟動的進(jìn)行。

2 具體設(shè)計
    國家數(shù)字交換系統(tǒng)工程技術(shù)研究中心承擔(dān)的國家863項目高性能IPv6核心路由器采用一片Intel E28F128J3A150 16位Flash作為BootFlash對PowerPC2860(MPC860)處理機(jī)進(jìn)行加電配置下載更新的方案，其多余的存儲空間完全可以存放下FPGA所需的配置文件。加電復(fù)位、系統(tǒng)啟動后，由處理機(jī)與一片XilinxXC95288XL CPLD配合，控制FPGA配置文件從Flash下載到FPGA中，完成對FPGA的配置。860處理機(jī)支持網(wǎng)絡(luò)功能，當(dāng)配置文件需要更新時，可通過網(wǎng)絡(luò)將新的配置文件發(fā)送到處理機(jī)，然后再由處理機(jī)更新系統(tǒng)中的Flash。采用XC95288CPLD配置FPGA的具體電路設(shè)計結(jié)構(gòu)如圖2所示。

    圖2中，CPLD主要功能是把從Flash中讀出的數(shù)據(jù)轉(zhuǎn)換成串行輸出，然后再將地址遞增。CCLK(信號由CPU時鐘產(chǎn)生。PROG信號則由CPU輸出的地址數(shù)據(jù)經(jīng)譯碼模塊產(chǎn)生。XC95288C PLD邏輯結(jié)構(gòu)如圖3所示。

    下面分別介紹各功能模塊的具體實現(xiàn)：
    (1)數(shù)據(jù)轉(zhuǎn)換成串行輸出功能模塊：使用了一個右移寄存器。從16位Flash來的并行數(shù)據(jù)DIN[0：15]加載到移位寄存器后，依次從DOUT串行輸出到FPGA中。
    (2)地址遞增功能模塊：此功能由兩個計數(shù)器完成。由于Flash是16位并行數(shù)據(jù)端口，因此第一個計數(shù)器功能是逢16進(jìn)1，第二個計數(shù)器功能是Flash地址遞增。當(dāng)移位寄存器的16位數(shù)據(jù)都輸出到FPGA中后，第一個計數(shù)器輸出端口CNT[0：3]都為“1”，經(jīng)過“與門”邏輯使得第二個計數(shù)器加l。Intel E28F128J3A150 Flash為16MB，共需要25根地址線。由于Flash是16位的，因此ADD[3l]不連接。所以第二個計數(shù)器和地址線ADD[7：30]相連．以完成Flash地址的遞增。
    (3)CCLK信號產(chǎn)生模塊：CPU來的時鐘信號將數(shù)據(jù)信號DOUT輸出，經(jīng)一個“非門”邏輯延遲半個周期后產(chǎn)生CCLK，CCLK再將DOUT上的數(shù)據(jù)送到FPGA中。這樣將讀寫。DOUT數(shù)據(jù)的時刻叉開，避免了沖突。
    (4)PROG信號產(chǎn)生模塊：當(dāng)需要下載FPGA程序時，由CPU產(chǎn)生一個地址信號ADD[O：30]，經(jīng)譯碼器譯碼產(chǎn)牛PROG控制信號。此地址由用戶自行設(shè)定。
    以上模塊均采用VHDL語言描述。數(shù)據(jù)轉(zhuǎn)換成串行輸出功能模塊是核心部分，它可實現(xiàn)并行數(shù)據(jù)串行輸出。

    本文介紹了通過處理機(jī)用CPLD和Flash實現(xiàn)FPGA配置文件下載更新的方法。與傳統(tǒng)的JTAG或PROM串行下載配置方法相比，此方法具有更新配置文件靈活方便、易于操作、適用于大容量FPGA下載的特點(diǎn)。采用此方法可以不用打開機(jī)箱即可隨時更新FPGA配置程序，特別適用于需要不斷更新的系統(tǒng)設(shè)計中，具有較為廣闊的應(yīng)用前景