摘要：為實(shí)現(xiàn)對(duì)雙M—Z型光纖微振動(dòng)傳感器的振動(dòng)信號(hào)進(jìn)行實(shí)時(shí)檢測(cè)和處理，提出一種基于FPGA和DSP的數(shù)據(jù)采集和實(shí)時(shí)處理系統(tǒng)。通過(guò)描述系統(tǒng)的硬件設(shè)計(jì)原理和寄存器配置，以及軟件框架和流程，介紹了系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)方法。經(jīng)驗(yàn)證，該系統(tǒng)實(shí)現(xiàn)對(duì)微振動(dòng)傳感器的實(shí)時(shí)數(shù)據(jù)采集并實(shí)時(shí)進(jìn)行信號(hào)處理，能滿(mǎn)足微振動(dòng)傳感器系統(tǒng)對(duì)實(shí)時(shí)性的要求。該系統(tǒng)具有可重構(gòu)性，方便實(shí)現(xiàn)不同算法。
關(guān)鍵詞：光纖微振動(dòng)傳感；數(shù)據(jù)采集；FPGA；C6747

    隨著光纖技術(shù)的不斷發(fā)展，光纖微振動(dòng)傳感器越來(lái)越多地應(yīng)用于周界安防、石油和天然氣管道和通信線(xiàn)路監(jiān)測(cè)等系統(tǒng)中。光纖微振動(dòng)傳感器是利用光纖是傳感介質(zhì)的一種分布式光纖傳感系統(tǒng)，其中光纖既是傳感介質(zhì)，又是光傳輸介質(zhì)。它可以在傳感光纖布設(shè)長(zhǎng)度內(nèi)，對(duì)一定準(zhǔn)確度范圍內(nèi)的突發(fā)事件進(jìn)行遠(yuǎn)程和實(shí)時(shí)的監(jiān)測(cè)。國(guó)內(nèi)科研單位先后開(kāi)展了對(duì)于光纖微振動(dòng)傳感器的相關(guān)研究工作，取得了一定的成果，實(shí)現(xiàn)對(duì)振動(dòng)進(jìn)行定位并報(bào)警，但模／數(shù)存在誤報(bào)警的問(wèn)題。對(duì)振動(dòng)信號(hào)進(jìn)行模式識(shí)別是一種降低誤報(bào)警率的方法。國(guó)內(nèi)各研究單位對(duì)光纖傳感器的振動(dòng)模式識(shí)別也開(kāi)展了一些研究，但都是基于PC端的離線(xiàn)處理，滿(mǎn)足不了系統(tǒng)實(shí)時(shí)性和小型化的要求。本文設(shè)計(jì)的基于FPGA和DSP的光纖微振動(dòng)傳感器數(shù)據(jù)采集和實(shí)時(shí)處理系統(tǒng)滿(mǎn)足系統(tǒng)對(duì)實(shí)時(shí)性和小型化的要求，能夠?qū)崿F(xiàn)在線(xiàn)對(duì)光纖微振動(dòng)傳感器進(jìn)行數(shù)據(jù)采集和實(shí)時(shí)模式識(shí)別算法處理。

1 系統(tǒng)設(shè)計(jì)
    本文設(shè)計(jì)的系統(tǒng)對(duì)基于雙M—Z型干涉儀的光纖微振動(dòng)傳感器的信號(hào)進(jìn)行采集和處理，系統(tǒng)功能框架圖如圖1所示，由光電轉(zhuǎn)換模塊、模／數(shù)轉(zhuǎn)換模塊、FPGA模塊和DSP模塊組成。光纖微振動(dòng)傳感器的輸出信號(hào)經(jīng)光電模塊從光信號(hào)轉(zhuǎn)換為電信號(hào)；然后通過(guò)模／數(shù)轉(zhuǎn)換模塊，把模擬信號(hào)轉(zhuǎn)化成數(shù)字信號(hào)；FPGA模塊控制模／數(shù)轉(zhuǎn)換模塊的時(shí)鐘，把數(shù)字信號(hào)采集入FPGA內(nèi)的FIFO緩沖器，F(xiàn)IFO的半滿(mǎn)信號(hào)線(xiàn)和DSP模塊相連，會(huì)觸發(fā)DSP的EDMA事務(wù)，把數(shù)據(jù)從FIFO轉(zhuǎn)移到DSP的存儲(chǔ)器SDRAM；并且存儲(chǔ)器中的數(shù)據(jù)長(zhǎng)度達(dá)到系統(tǒng)設(shè)定值時(shí)觸發(fā)DSP的模式識(shí)別算法處理函數(shù)。

2 硬件設(shè)計(jì)
2．1 光電轉(zhuǎn)換和模／數(shù)轉(zhuǎn)換
    光電轉(zhuǎn)換模塊采用SPF1200SF-D08型號(hào)的PINFET探測(cè)模塊。該P(yáng)INFET工作波長(zhǎng)為1 000～1 650 nm，采用正負(fù)5 V供電。PIN管的反偏高、輸出阻抗與FET的高輸入阻抗得到很好地匹配，減少了外部干擾和雜散電容，大大降低了熱噪聲，而且配合采用AD8065的前置放大電路可以很好地匹配A／D轉(zhuǎn)換電路輸入電平范圍。
    模／數(shù)轉(zhuǎn)換模塊采用ADI公司的AD923512 bADC，其體積小，功耗低，耐高過(guò)載。AD9235有3種不同最大采樣頻率的型號(hào)，別是20 MS／s，40 MS／s，60 MS／s。該系統(tǒng)采用的是20 MS／s，其采樣時(shí)鐘由FPGA的DCM輸出，由專(zhuān)用的差分ADC驅(qū)動(dòng)芯片AD8138將單端信號(hào)轉(zhuǎn)換為差分信號(hào)作為AD9235的輸入。采樣時(shí)鐘和FIFO的寫(xiě)時(shí)鐘配合，把模／數(shù)轉(zhuǎn)換的數(shù)據(jù)寫(xiě)進(jìn)FPGA內(nèi)的FIFO。
2．2 DSP模塊
    DSP模塊采用T1公司生產(chǎn)的TMS320C6747型號(hào)，時(shí)鐘頻率為300 MHz，是浮點(diǎn)、低功耗應(yīng)用處理器。其中主要功能是完成數(shù)據(jù)的EDMA轉(zhuǎn)移和算法處理，硬件設(shè)計(jì)主要包括EMIF接口和EDMA3控制器。
2．2．1 EMIF接口
    C6747通過(guò)它的2個(gè)EMIF接口：EMIFA和EMIFB，可連接外部存儲(chǔ)器，或其他外設(shè)。C6747的EMIFA接口時(shí)鐘頻率可達(dá)100 MHz，既可接SDRAM也可接FLASH。本系統(tǒng)通過(guò)EMIFA接口外接1片16 MB的NOR FLASH S29GL128M，在CE2地址空間內(nèi)實(shí)現(xiàn)代碼的存儲(chǔ)，配置寄存器CE2CFG=0x04842 32D；EMIFA接口同時(shí)還和FPGA內(nèi)的FIFO相連，使FPGA內(nèi)的FIFO空間映射到DSP的CE3地址空間，CS3控制FPGA端的FIFO，CE3CFG=0x0484 222D。
    C6747的EMIFB接口的時(shí)鐘頻率可達(dá)133 MHz，只可接SDRAM。本系統(tǒng)通過(guò)EMIFB接口外接2片SDRAM芯片IS42S16160B組成64 MB的存儲(chǔ)器，用于存放實(shí)時(shí)采集的數(shù)據(jù)和算法運(yùn)算過(guò)程中的臨時(shí)數(shù)據(jù)；配置寄存器之前需先置SDCFG．TIMUNLOCK為1，然后才可更改其他寄存器：SDREF=0x00 000410，SDTIM1=0x10912A10；SDTIM2=0x70090005，SDCFG=0x00010421。
2．2．2 EDMA3控制器
    TMS320C6747內(nèi)的EDMA3控制器是一個(gè)高效的數(shù)據(jù)傳輸引擎，可在沒(méi)有CPU參與的前提下，完成DSP存儲(chǔ)空間內(nèi)的數(shù)據(jù)轉(zhuǎn)移，保證CPU核心專(zhuān)注于信號(hào)處理算法的運(yùn)算。
    EDMA3傳輸有3種觸發(fā)方式：事件觸發(fā)、連鎖觸發(fā)和CPU觸發(fā)。本系統(tǒng)設(shè)計(jì)選擇事件觸發(fā)，F(xiàn)PGA內(nèi)FIFO的half_full輸出信號(hào)和DSP的GP4[2]相連，滿(mǎn)足條件會(huì)自動(dòng)觸發(fā)一個(gè)EDMA請(qǐng)求，執(zhí)行對(duì)應(yīng)于參數(shù)RAM的數(shù)據(jù)傳輸。
    EDMA3數(shù)據(jù)傳輸?shù)目刂仆ㄟ^(guò)設(shè)置參數(shù)RAM來(lái)實(shí)現(xiàn)。本系統(tǒng)設(shè)計(jì)設(shè)置OPT=0x0010000C。其中TCINTEN位置1，當(dāng)最后傳輸事務(wù)完成之后會(huì)觸發(fā)DSP系統(tǒng)的EDMA中斷；STATIC位置1，在EDMA事務(wù)傳輸請(qǐng)求完成之后參數(shù)RAM不會(huì)被更新或者鏈接到別的參數(shù)RAM；SYNCDIM位置1，EDMA傳輸類(lèi)型是二維，每一個(gè)傳輸請(qǐng)求傳輸BCNT x ACNT字節(jié)。
    為使EDMA事件傳輸及中斷能夠被觸發(fā)并順利執(zhí)行，本系統(tǒng)設(shè)計(jì)進(jìn)行下列配置：
    (1)GPIO4[2]配置為邊沿觸發(fā)，且打開(kāi)中斷使能；
    (2)對(duì)EDMA寄存器EESR相應(yīng)位寫(xiě)1，使EER相應(yīng)位置1，使EDMA3CC監(jiān)測(cè)外部觸發(fā)事件；
    (3)配置EDMA的參數(shù)RAM并寫(xiě)進(jìn)配置寄存器，定義EDMA數(shù)據(jù)傳輸?shù)膮?shù)；
    (4)配置EDMA寄存器DMAQNUM，映射GP4[2]中斷對(duì)應(yīng)的28號(hào)事件到隊(duì)列0；
    (5)配置EDMA寄存器DRAE[1]，使能EDMA傳輸完成產(chǎn)生的中斷；
    (6)置EDMA寄存器IER相應(yīng)位為1，使對(duì)應(yīng)通道的傳輸完成能觸發(fā)EDMA中斷；
    (7)DSP控制寄存器IER．NMIE置1，使能DSP所有非重啟的中斷；
    (8)DSP控制寄存器CSR．GIE置1，打開(kāi)DSP中斷的總開(kāi)關(guān)。
2．3 FPGA和DSP接口
    系統(tǒng)設(shè)計(jì)采用FPGA和DSP雙核心，F(xiàn)PGA在并行運(yùn)算方面有很高的效率，可負(fù)責(zé)控制信號(hào)的采集和預(yù)處理，而DSP擅長(zhǎng)信號(hào)處理，負(fù)責(zé)信號(hào)的算法，保證系統(tǒng)的高效運(yùn)行。FPGA和DSP的接口設(shè)計(jì)是保證兩者進(jìn)行有效通信的關(guān)鍵。
    本系統(tǒng)設(shè)計(jì)中DSP通過(guò)EMIFA和FPGA相連的物理接口如圖2所示。接口的信號(hào)線(xiàn)可分3部分：DSP對(duì)FPGA的控制線(xiàn)，F(xiàn)PGA通知DSP的中斷信號(hào)線(xiàn)和數(shù)據(jù)線(xiàn)。

    (1)控制線(xiàn)：在FPGA內(nèi)部和DSP相連的是一個(gè)輸出FIFO，它的片選信號(hào)、時(shí)鐘信號(hào)和寫(xiě)使能信號(hào)對(duì)應(yīng)于TMS320C6747的信號(hào)EMA_CS3，EMA_ CLK，EMA_WE信號(hào)；而讀使能信號(hào)由EMA_OE，EMA_CS3和EMA_CLK共同產(chǎn)生，因?yàn)镋MIFA的每一個(gè)讀時(shí)序包含多個(gè)EMA_CLK時(shí)鐘周期，在EMA_OE有效電平期間，F(xiàn)IFO的讀使能信號(hào)只能持續(xù)一個(gè)時(shí)鐘周期，否則多個(gè)數(shù)據(jù)將被讀出。
    (2)中斷信號(hào)線(xiàn)：FIFO的信號(hào)線(xiàn)half_full和C6747的其中一個(gè)通用管腳GP4[2]相連，通過(guò)配置GPIO的配置寄存器SET_RIS_TRIG45，CLR_ FAL_TRIG45和BINTEN，GPIO4[2]電平由低到高的變化將會(huì)產(chǎn)生中斷。
    (3)數(shù)據(jù)線(xiàn)：EMIFA的數(shù)據(jù)線(xiàn)是16位，12位的FIFO的輸出數(shù)據(jù)線(xiàn)直接和EMIFA的EMA_D低12位相連，在FPGA中配置與EMA_D高4位相連的管腳一直為0。

3 軟件設(shè)計(jì)
    系統(tǒng)軟件設(shè)計(jì)包括FPGA模塊和DSP模塊的軟件流程控制，F(xiàn)PGA模塊內(nèi)部主要是FIFO設(shè)計(jì)，控制數(shù)據(jù)的采集以及配合DSP進(jìn)行通信，而在DSP模塊中主要包含EDMA數(shù)據(jù)傳輸控制和算法處理。
3．1 FPGA的FIFO
    FPGA模塊采用Xilinx公司的XC4VSX35型號(hào)，其內(nèi)部設(shè)計(jì)有DCM模塊和FIFO模塊。DCM模塊和外部的晶振相連，引入時(shí)鐘信號(hào)，通過(guò)DCM輸出時(shí)鐘信號(hào)給AD9235作時(shí)鐘信號(hào)以及FPGA內(nèi)部FIFO的寫(xiě)時(shí)鐘信號(hào)。FIFO模塊設(shè)有相互獨(dú)立的讀寫(xiě)時(shí)鐘，是異步讀寫(xiě)方式，能夠協(xié)調(diào)模／數(shù)轉(zhuǎn)換模塊和DSP模塊之間的工作，把數(shù)據(jù)從模／數(shù)轉(zhuǎn)換模塊的輸出轉(zhuǎn)移到DSP模塊。
    FIFO模塊采用XC4VSX35內(nèi)部的Block RAM，通過(guò)IP核配置的方式，生成所需的FIFO緩沖存儲(chǔ)器，F(xiàn)IFO的寫(xiě)入時(shí)鐘由FPGA內(nèi)部的DCM提供。在寫(xiě)入時(shí)鐘的控制下AD9235的輸出數(shù)據(jù)寫(xiě)入FIFO緩沖器，當(dāng)FIFO內(nèi)數(shù)據(jù)數(shù)量達(dá)到設(shè)定值時(shí)，F(xiàn)IFO的half_full信號(hào)線(xiàn)電平由低轉(zhuǎn)高，以GPIO中斷的方式觸發(fā)DSP的EDMA事務(wù)進(jìn)行數(shù)據(jù)轉(zhuǎn)移。圖3是ISE7．1中FIFO的仿真時(shí)序圖。
    為了避免系統(tǒng)重置之前half_full信號(hào)上升沿導(dǎo)致錯(cuò)誤的觸發(fā)DSP的EDMA事件，在rst置位之前half_full置1。模／數(shù)轉(zhuǎn)換模塊的AD9235輸出位數(shù)是12位，F(xiàn)IFO的輸入和輸出均設(shè)為12位。

3．2 DSP的軟件流程
    DSP模塊的軟件流程設(shè)計(jì)采用TI的DSP集成開(kāi)發(fā)環(huán)境CCS3．3。DSP中的軟件配合FPGA上的FIFO一起控制信號(hào)的采集和數(shù)據(jù)的實(shí)時(shí)處理。軟件實(shí)現(xiàn)的功能分3個(gè)部分：系統(tǒng)初始化，EDMA傳輸控制和中斷服務(wù)程序，算法處理。軟件流程圖如圖4所示。
    C6747上電后，首先進(jìn)行系統(tǒng)初始化，設(shè)置各配置寄存器使DSP各功能模塊按設(shè)計(jì)要求運(yùn)行，主要配置管腳復(fù)用、PLL、PSC和EMIF。FPGA同時(shí)啟動(dòng)并開(kāi)始控制AD9235開(kāi)始采集數(shù)據(jù)，傳感器的信號(hào)經(jīng)過(guò)模／數(shù)轉(zhuǎn)換進(jìn)入FPGA的FIFO緩沖器，當(dāng)FIFO內(nèi)的數(shù)據(jù)量達(dá)到設(shè)定長(zhǎng)度時(shí)，half_ full信號(hào)線(xiàn)電平由低轉(zhuǎn)高，輸出中斷信號(hào)。然后，因?yàn)榇诵盘?hào)線(xiàn)和DSP的通用管腳GP4[2]相連，DSP內(nèi)部的EDMA3控制器會(huì)檢測(cè)到此GPIO中斷事務(wù)，并產(chǎn)生一個(gè)傳輸請(qǐng)求，按照設(shè)定的參數(shù)把數(shù)據(jù)從FPGA內(nèi)的輸出FIFO轉(zhuǎn)移到DSP模塊的SDRAM存儲(chǔ)器。在完成此EDMA傳輸請(qǐng)求之后觸發(fā)一個(gè)EDMA中斷，在中斷服務(wù)程序中檢測(cè)SDRAM內(nèi)數(shù)據(jù)長(zhǎng)度。最后，當(dāng)SDRAM內(nèi)存儲(chǔ)的數(shù)據(jù)長(zhǎng)度達(dá)到設(shè)定的長(zhǎng)度時(shí)，觸發(fā)信號(hào)處理函數(shù)進(jìn)行信號(hào)處理，譬如對(duì)信號(hào)進(jìn)行濾波、小波變換、功率譜分析等。

4 結(jié)語(yǔ)
    本文基于FPGA和DSP，針對(duì)M—Z型光纖微振動(dòng)傳感器設(shè)計(jì)了一種結(jié)構(gòu)簡(jiǎn)單、低功耗、實(shí)時(shí)性能好的信號(hào)采集和算法處理的實(shí)時(shí)系統(tǒng)。測(cè)試結(jié)果表明系統(tǒng)能采集傳感器信號(hào)，準(zhǔn)確傳輸?shù)紻SP。并進(jìn)行算法處理；為光纖微振動(dòng)傳感器的數(shù)據(jù)采集和處理提供了一個(gè)良好的解決方案。該系統(tǒng)基于FPGA和DSP，能適應(yīng)不同的算法，有利于系統(tǒng)的擴(kuò)展和改進(jìn)。