根據(jù)系統(tǒng)設(shè)計(jì)要求可知，系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕A、B、c、D，系統(tǒng)清零信號(hào)CLR，系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端RST，加分按鈕 端ADD，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出 口LEDA、LEDB、LEDC、LEDD，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào) 若干。本系統(tǒng)應(yīng)具有的功能有：第一搶答信號(hào)的鑒別和鎖存功能；搶答計(jì)時(shí)功能；各組得分的累加和動(dòng)態(tài)顯示功能；搶答犯規(guī)記錄功能。

根據(jù)以上的分析，我們可將整個(gè)系統(tǒng)分為三個(gè)主要模塊：搶答鑒別模塊QDJB；搶答計(jì)時(shí)模塊JSQ；搶答計(jì)分模塊JFQ。對于需顯示的信息，需增 加或外接譯碼器，進(jìn)行顯示譯碼。考慮到FPGA/CPLD的可用接口及一般H）A實(shí)驗(yàn)開發(fā)系統(tǒng)提供的輸出顯示資源的限制，這里我們將組別顯示和計(jì) 時(shí)顯示的譯碼器內(nèi)設(shè)，而將各組的計(jì)分顯示的譯碼器外接。整個(gè)系統(tǒng)的組成框圖如圖所示。

如圖 智力搶答器的組成框圖

系統(tǒng)的工作原理如下：當(dāng)主持人按下使能端EN時(shí)，搶答器開始工作，A、B、C、D四位搶答者誰最先搶答成功則此選手的臺(tái)號(hào)燈（LEDA～LEDD） 將點(diǎn)亮，并且主持人前的組別顯示數(shù)碼管將顯示出搶答成功者的臺(tái)號(hào)；接下來主持人提問，若回答正確，主持人按加分按鈕ADD，搶答計(jì)分模塊 JFQ將給對應(yīng)的組加分，并將該組的總分顯示在對應(yīng)的選手計(jì)分?jǐn)?shù)碼管JF2_A～JF0_A、JF2_B～JF0 B、JF2_C～JF0_C、JF2_D～JF0_D上。在此過 程中，主持人可以采用計(jì)時(shí)手段（JSQ），打開計(jì)時(shí)器使計(jì)時(shí)預(yù)置控制端LDN有效，輸入限制的時(shí)間，使計(jì)時(shí)使能端EN有效，開始計(jì)時(shí)。完成第 一輪搶答后，主持人清零，接著重新開始，步驟如上。