摘 要： 介紹并用VHDL語言實現(xiàn)了卷積編碼和維特比譯碼。根據(jù)編碼器特征設計了一種具有針對性的簡潔的維特比譯碼器結構，并通過ModelSim平臺驗證了該設計的正確性。
關鍵詞： VHDL卷積碼; 維特比譯碼; ModelSim

卷積碼自1955年由愛里斯(Elias)提出以來，因其良好的糾錯能力，已經(jīng)在現(xiàn)代通信系統(tǒng)中得到了廣泛應用，比如，電力系統(tǒng)通信、衛(wèi)星通信、移動通信等。Viterbi譯碼是1967年維特比(Viterbi)基于Viterbi算法提出的，這種譯碼算法是基于碼的網(wǎng)格(trellis)圖基礎之上的一種最大似然譯碼算法，是一種最佳的概率譯碼算法[1]。本設計是在認真研究了卷積編碼和維特比譯碼原理以后，用VHDL語言實現(xiàn)了(2,1,2)卷積編碼，并根據(jù)這種編碼特性簡化了相應的維特比譯碼器結構。
1 卷積編碼
卷積碼是一種有限記憶系統(tǒng)，它與分組碼類似，也是先將信息序列分隔成長度為k的一個個分組；不同的是,某一時刻的編碼輸出不僅取決于本時刻的分組，而且取決于本時刻以前的L個分組[2]，稱L+1為約束長度。一般情況下卷積碼寫成(n,k,L)的形式，其中：n表示編碼器有n位編碼輸出，k表示編碼器有k位輸入。如果用R表示卷積編碼的效率，則R=k/n。
圖1是(n,k,L)卷積編碼器的一般結構圖[2]。從該圖可以看出，串行信號可由串/并轉換器轉換成L個分組，并按位存儲到k-1個存儲器中，存儲器中的每一個單元與線性組合器的連線表示該單元數(shù)據(jù)參與了線性組合計算，但實際中是否參與取決于線性組合系數(shù)。在二進制系統(tǒng)中，該系數(shù)為“0”和“1”，當系數(shù)為“0”時，表示該單元數(shù)據(jù)沒參與線性組合計算；當系數(shù)為“1”時，表示該單元數(shù)據(jù)參與了線性組合計算。并/串轉換器可將線性組合器計算得到的并行結果轉化成串行輸出。

圖1示意的是卷積編碼器的一般結構，實際應用時可根據(jù)需求進行相應改變。例如圖2是(2,1,2)碼的編碼器，由于只有一位輸入，串/并轉換器自然不存在，線性組合器就是兩個模2加法器，存儲單元由兩個移位寄存器組成，其生成多項式矩陣可表示為：G(D)=[1+D+D2,1+D2]。
圖3是圖2所示卷積碼的狀態(tài)轉移圖，根據(jù)這個狀態(tài)轉移圖用VHDL語言實現(xiàn)卷積編碼。圖3中S0、S1、S2、S3表示該卷積碼的4個不同狀態(tài)，編程時用狀態(tài)機完成狀態(tài)之間的跳變和編碼輸出?！?/p>

　 部分程序如下：
……
　 if(clk1=′1′) then
　　 state <=next_state;
　　 ……
　　 else
　　 state <=state;
……
　　 case state is
　　 when "00" =>
　　 if(datain = ′0′) then
　　 next_state <= "00";
　　 enc_out <= "00";
　　 else
　　 next_state <= "10";
　　 enc_out <= "11";
　　 end if;
　 when "01" =>
……
其中，clk1為編碼時鐘(另一時鐘是碼輸入時鐘，為clk1的2倍頻)，state為本次編碼狀態(tài)，并根據(jù)它的值和數(shù)據(jù)輸入(datain)的值給出卷積碼的下一個狀態(tài)值(next_state)和編碼輸出值(enc_out)。如此往復循環(huán)下去，便可得到卷積碼。
2 維特比譯碼
維特比譯碼算法是一種最大似然譯碼算法。根據(jù)維特比譯碼算法的譯碼步驟，譯碼算法的實現(xiàn)一般包括：加比選模塊、度量查找表、狀態(tài)變量存儲器等模塊，如圖4所示。本設計根據(jù)該卷積碼的特性，找到一種簡便的改進譯碼方法。

通過圖3可知，到達每一狀態(tài)的輸入碼均相同。例如，無論是由S0轉變成S1還是由S2轉變成S1，雖然編碼輸出段不一樣，但是碼輸入都是‘1’,其他狀態(tài)之間的轉變也是如此。因而，通過這個特征可以去掉該卷積碼的維特比譯碼實現(xiàn)時的度量查找表和路徑存儲器等模塊，只保留加比選模塊即可，如圖5所示，從而簡化了維特比譯碼算法的實現(xiàn)。再結合該卷積碼的狀態(tài)轉移圖，畫出相應籬笆圖，如圖6所示。

在這個譯碼器結構中，“加”是指計算在該時刻實際編碼輸入與圖3中狀態(tài)轉移編碼輸出之間的漢明距，“比”是指比較出上述漢明距最小距離，“選”是指通過“比”的結果選擇一位最佳碼字輸出。按照這一結構，在本時刻即可得到一位最佳輸出碼字，例如，在L=0時刻時，實際編碼輸入若為“01”或“10”，則可以通過判斷L=1時刻的實際編碼輸入來選擇一位最佳碼字輸出。本設計運用VHDL語言編程實現(xiàn)這一譯碼過程時，采用了兩個時鐘，在一個clk周期內(nèi)將16 bit卷積碼輸入到譯碼器內(nèi)，然后再由其8倍頻時鐘clk1完成“加”、“比”、“選”、譯碼輸出等動作。由于信號只能采用阻塞賦值，因而，“加”與“比”、“選”分別在兩個clk1時鐘周期內(nèi)完成，并且“加”先于后兩者1個時鐘周期。
3 仿真結果
3.1 卷積編碼仿真結果