用DDS+PLL組合方案實現的頻率合成系統(tǒng)可以獲得高的頻率分辨率、快速轉換及較寬的頻率范圍，滿足各方面需要的頻率。合成器的基本思想是用一個低頻的DDS激勵一個PLL倍頻系統(tǒng)，實現高的頻率分辨率、高的轉換速率和較寬的輸出頻率。

　　1．DDS激勵PLL的鎖相倍頻方案
　　
　　該方案用DDS輸出作為PH倍頻的激勵信號PLL，設計成N倍頻環(huán)，如圖1所示。通過采用高的鑒相頻率來提高PLL的轉換速度，并利用DDS的高頻率分辨率來保證倍頻PLL，以實現較高的頻率分辨率（N△φ×js/2m其中M、fs分別為DDS的相位累加器的位數和時鐘頻率），同時PLL環(huán)路的帶通濾波性能可以對DDS的帶外雜散起抑制作用。該方案的優(yōu)點是電路結構簡單，成本低，易于控制，易于集成。由于PLL用于倍頻，因此落在環(huán)路噪聲帶寬內的DDS輸出信號中的相位噪聲和雜散成分將倍增2010gN dB。所以采用此方案時，如果為了保證頻率轉換時間，環(huán)路帶寬取得較大，則N值就不能取太大。一般取N<10，從而保證系統(tǒng)的噪聲性能。
　　

　　2．PLL內插DDS的組合方案
　　
　　這種組合方案如圖2所示，其輸出頻率

要求fREF≤BWDDS。在這種方案中，由于DDS具有很高的頻率分辨率，因而PLL可采用高的鑒相頻率REF，從而提高PLL的頻率轉換時間。由于DDS的輸出不經PLL倍頻，因而DDS輸出的相位噪聲和雜散不會在輸出端惡化，所以該方案具有低的相位噪聲和優(yōu)良的雜散性能。其缺點在于BPF設計困難．因為OUT值越大，fOUT -fDDS與fOUT+fDDS的距離就越近，這就要求BPF有嚴格的g滾頻特性。為了解決這一問題，可以采用圖4所示的改進方案。先用本振fL與DDS相混頻，將DDS的輸出搬到相對高的頻率上，這樣就降低了BPF的設計難度。該方案保持了圖3方案的優(yōu)點，但多了一個混頻環(huán)節(jié)，使硬件復雜度提高，調試困難度加大，因為混頻在輸出中會帶來一定的寄生分量。
　　
　　由以上分析看出，DDS激勵倍頻PLL的方案電路結構最簡單，所用的硬件最少，在輸出頻段一定時，可盡可能提高DDS的輸出頻率(采用高時鐘頻率的DDS)，從而提高PLL的鑒相頻率。這樣，既可提高跳頻速度，又可減小倍頻數N以防止噪聲性能的嚴重惡化。廉價的CMOS工藝DDS產品可以輸出十幾MHz的信號，只需幾倍倍頻即可達到VHF波段。PLL在10 MHz的鑒相頻率時，可實現幾十μs的跳頻速度，因而這種方案尤其適用于VHF波段的跳頻頻率合成器或覆蓋該頻段的高分辨率的頻率源。