HDD中需精心設計的鏈路是位于前置放大器和讀/寫磁頭組件之間的互連。該互連是確保HDD以多倍Gb/s的速率讀寫大量數(shù)據(jù)關鍵組件，但是，諸如交調(diào)失真、過沖和下沖等影響常會降低互連的性能，本文簡要介紹如何利用時域反射測量儀器對該互連阻抗進行測量。

HDD中需精心設計的鏈路是位于前置放大器和讀/寫磁頭組件之間的互連。該互連是確保HDD以多倍Gb/s的速率讀寫大量數(shù) 據(jù)所要求的速度和控制的關鍵組件，但是，諸如交調(diào)失真、過沖和下沖等影響常會降低互連的性能，并大大地耽誤設計進程，甚至影響產(chǎn)品性能或推遲上市時間。

面對這一挑戰(zhàn)，3M亞太公司的工程師們正將電子設計自動化(EDA)技術融入到整個設計周期當中，從而使HDD柔性互連在滿足開發(fā)時間和成本目標的同時確保其性能的先進性，他們通過仿真獲得的結(jié)果已經(jīng)用時域反射測量儀器(TDR)加以驗證。

設計所面臨的挑戰(zhàn)

在本文的設計中采用EDA工具的動因是縮短設計產(chǎn)品及上市所需的大量時間，并實現(xiàn)更為魯棒的設計。魯棒性是通過讓設計-布局-分析-除錯一整套操作過程更頻繁地和更快地執(zhí)行來實現(xiàn)的，與制造和測量原型樣機相比，成本得到了顯著的降低。

3M Microflex電路是一種置于襯底上的薄而輕的信號布線，該襯底具有精確設計的電路特征。它們用于IC封裝、HDD、醫(yī)學設備、打印機和其它的高密度應用。柔性電路技術使得產(chǎn)品更小、更輕和運行更快，并能降低總的應用成本。

本文要測量的電路是一種柔性懸浮結(jié)構(gòu)(FOS)，該結(jié)構(gòu)用于一種HDD萬向架裝配頭(HGA)。設計指南包括三個方面：機械兼容性、加工的獨立性和電性能。

1．HGA機械兼容性：在萬向架組件區(qū)域，HGA的強度必須最小以確保磁頭與記錄媒體的飛行高度兼容，這就要求降低電路的導體高度，因此，會影響整個電路的阻抗。

2．加工的獨立性：3M公司目前的加工能力為25微米線寬和線間距。

3．電性能：整個柔性電路要求從驅(qū)動器芯片輸出到巨磁阻讀/寫頭的阻抗受控。

FOS設計和分析

阻抗(R)、電感 (L)、電容(C)和電導(G)的提取是利用Spicelink來完成的，它是Ansoft公司提供的一種電磁場解算器。FOS(圖1)裝配不同層的堆疊 是在內(nèi)置的2D建模工具內(nèi)闖建的。堆疊的每一層被賦予不同的材料特性，包括線寬、襯底、粘合劑、鋼結(jié)構(gòu)支撐等。

Spicelink的變參量功能使工程師能夠?qū)€間距和堆疊組合變化的影響進行研究，從而根據(jù)“什么-如果”假定來評估各種 變化對電路性能的影響。圖2顯示了一系列仿真的視圖。圖2上左顯示了這種堆疊組合的橫截面，圖2下左顯示了采用2D提取器計算出的RLCG矩陣，圖2上右 和圖2下右顯示了由仿真器產(chǎn)生的電磁場圖。圖3中參變量研究的結(jié)果顯示了線寬和線間距對FOS柔性電路阻抗的影響。

通過TDR提取阻抗特征

TDR可用于測量柔性結(jié)構(gòu)的阻抗特征。虛擬TDR可通過執(zhí)行一系列從EM仿真提取模型的運算，然后利用SPICE電路仿真器進行時域仿真來實現(xiàn)。仿真結(jié)果與從TDR儀器所測得的實驗結(jié)果高度一致。

圖4闡明了TDR測量的原理。電路的阻抗特征由反射波形繪制而成。TDR結(jié)果表明：沿大部分信號傳輸路徑的阻抗被控制在75-80 歐(圖 5)。這將確保因電路的阻抗失配造成的反射被抑制在足夠小的范圍內(nèi)，從而確保電路正常工作的目標阻抗。如果反射無法減少，那么衰減和失真將使最終達到前置 放大器端的信號成為無法利用的信號。

交調(diào)分析

在FOS裝配中需予以特別關注的是電路中寫信道和讀信道間的交調(diào)。對于一個50 ohm的電路，典型的讀周期電流是5 mA的階乘，這就意味著，要想HGA的讀/寫頭不被損壞，要求讀信道承受250 mV的最大電壓。

要分析這一情形，需從3D EM模擬工具中提取出SPICE模型，重點分析FOS裝配結(jié)構(gòu)的關鍵區(qū)域(圖 6)。圖6中顯示了HGA區(qū)域和電路的尾部。在電路模型被提取后，就執(zhí)行時域仿真以確定交調(diào)電平。

圖7顯示了電路仿真產(chǎn)生的輸出波形。如圖8所示，F(xiàn)OS結(jié)構(gòu)的交調(diào)電壓電平落在最大的限制范圍內(nèi)。這些交調(diào)圖有助于在保持足夠性能前提下，保持FOS的尺寸盡可能的小，封裝盡可能的密實，從而免受損傷磁頭。

本文小結(jié)

通過執(zhí)行柔性電路的參變量提取可以判定其性能。這些分析包括版圖設計前傳輸線的特征阻抗仿真和版圖設計后的交調(diào)、過沖和下沖分析。整個結(jié)構(gòu)的阻抗特征可以通過執(zhí)行虛擬TDR獲得。此外，還測量了沿傳輸線和堆疊變化的阻抗。

典型的FOS原型的制造和測試周期包括在HGA上制造和裝配柔性電路，這一過程需要5到6個星期才能完成。在設計過程中采用 Ansoft公司的 Spicelink技術，所耗時間將會有效地減少到4-5天。此外，在不需要增加與制造和測試相關的時間與成本的基礎上，通過迅速進行容差分析，采用 EDA工具能夠得到更為魯棒的設計。

在交付生產(chǎn)前，預測新設計的性能可以確保識別并矯正不需要的電效應。在3M的柔性設計過程中引入Ansoft公司的EDA工具，極大地減少了成本并縮短了上市時間。

參考文獻：

1. Howard W. Johnson, Martin Graham. "High Speed Digital Design: A Handbook of Black Magic." Prentice Hall PTR, 1993.

2. Robert Dodsworth, George Hare. "HGA Technology Driver-The Need for Speed." CleanRooms/DataStor Asia, 2001.

3. Eric Jensen, Mike Resso, Dima Smolyansky, Laurie Taira-Griffin. "Improved Method for Characterizing and Modeling Gigabit Flex-Circuit Based Interconnects." DesignCon, 2001.