[導(dǎo)讀]I2C通信協(xié)議 I2C通信協(xié)議的基礎(chǔ) 簡介 I2C「Inter-integrated Circuit」總線支持設(shè)備之間的短距離通信，用于處理器和一些外圍設(shè)備之間的接口，它只需要兩根信號線來完成信息交換。I2C最早是飛利浦在1982年開發(fā)設(shè)計。 I2C是同步傳輸信號，關(guān)于同步和異步這個經(jīng)

I2C通信協(xié)議

I2C通信協(xié)議的基礎(chǔ)

簡介

I2C「Inter-integrated Circuit」總線支持設(shè)備之間的短距離通信，用于處理器和一些外圍設(shè)備之間的接口，它只需要兩根信號線來完成信息交換。I2C最早是飛利浦在1982年開發(fā)設(shè)計。

I2C是同步傳輸信號，關(guān)于同步和異步這個經(jīng)常在面試的時候會考到，同步和異步的核心的，我把消息發(fā)出去，我要關(guān)心你有沒有收到，你收到了之后，我才會發(fā)下一條消息。異步就是，我發(fā)消息給你，我不管你收到消息沒有，我都直接發(fā)下一條消息。所以SPI和I2C是同步通訊，UART是異步通訊。

I2C

I2C最少只需要兩根線，和異步串口類似，**但是，I2C可以支持多個slave設(shè)備。**和SPI不同的是，I2C可以支持mul-master系統(tǒng)，允許有多個master并且每個master都可以與所有的slaves通信「master之間不可通過I2C通信，并且每個master只能輪流使用I2C總線」。master是指啟動數(shù)據(jù)傳輸?shù)脑O(shè)備并在總線上生成時鐘信號以驅(qū)動該傳輸，而被尋址的設(shè)備都作為slaves。

I2C的數(shù)據(jù)傳輸速率位于串口和SPI之間，大部分I2C設(shè)備支持100KHz和400KHz模式。使用I2C傳輸數(shù)據(jù)會有一些額外消耗，每發(fā)送8bits數(shù)據(jù)，就需要額外1bit的元數(shù)據(jù)「ACK或NACK」，這個也是I2C通訊的核心，應(yīng)答信號。I2C支持雙向數(shù)據(jù)交換，由于僅有一根數(shù)據(jù)線，故通信是半雙工的。

硬件復(fù)雜度也位于串口和SPI之間，而軟件實現(xiàn)可以相當(dāng)簡單。

I2C協(xié)議

I2C協(xié)議把傳輸?shù)南⒎譃閮煞N類型的幀：一個地址幀 「用于master指明消息發(fā)往哪個slave」一個或多個數(shù)據(jù)幀 「在SDA線上傳輸?shù)臄?shù)據(jù)幀，每一幀是8-bit的數(shù)據(jù)」。

I2C時序，幀和位

數(shù)據(jù)在SCL處于低電平時放到SDA上，在SCL變?yōu)楦唠娖胶筮M(jìn)行采樣，也就是說在時鐘上升沿的時候，數(shù)據(jù)是有效的。

I2C數(shù)據(jù)傳輸?shù)臅r序圖如下：

啟動信號-Start
為了標(biāo)識傳輸正式啟動，master設(shè)備會將SCL置為高電平「當(dāng)總線空閑時，SDA和SCL都處于高電平狀態(tài)」，然后將SDA拉低，這樣，所有slave設(shè)備就會知道傳輸即將開始。如果兩個master設(shè)備在同一時刻都希望獲得總線的所有權(quán)，那么誰先將SDA拉低，誰就贏得了總線的控制權(quán)。在整個通信期間，可以存在多個start來開啟每一次新的通信序列「communication sequence」，而無需先放棄總線的控制權(quán)。

起始信號

地址幀-address frame
I2C不像SPI有一個片選線，所以就需要指定I2C的地址，而且地址有7+1 形式，也有 9+1的形式，7+1指的是7位地址加一個讀寫位位標(biāo)志bit。9+1 指的是9位地址加一個讀寫位標(biāo)志bit。讀寫bit寫1表示讀操作，寫0表示寫操作。

應(yīng)答信號-ACK
當(dāng)主設(shè)備發(fā)送完地址幀之后，會放棄SDA總線控制權(quán)，讓從設(shè)備獲得SDA控制權(quán)，此時從設(shè)備應(yīng)該在第9個時鐘脈沖之前回復(fù)一個ACK「將SDA拉低」以表示接收正常，如果接收設(shè)備沒有將SDA拉低，則說明接收設(shè)備可能沒有收到數(shù)據(jù)「如尋址的設(shè)備不存在或設(shè)備忙」或無法解析收到的消息，如果是這樣，則由master來決定如何處理「stop或repeated start condition」。

應(yīng)答信號

數(shù)據(jù)幀-data frames
在地址幀發(fā)送之后，就可以開始傳輸數(shù)據(jù)了。主設(shè)備負(fù)責(zé)產(chǎn)生時鐘，并且在時鐘上升沿之前準(zhǔn)備好數(shù)據(jù)。每個數(shù)據(jù)幀8bits，數(shù)據(jù)幀的數(shù)量可以是任意的，直到產(chǎn)生停止條件。每一幀數(shù)據(jù)傳輸「8-bit」之后，接收方就需要回復(fù)一個ACK或NACK。

停止信號-Stop
當(dāng)所有數(shù)據(jù)都發(fā)送完成時，主設(shè)備需要產(chǎn)生一個停止信號，告訴從設(shè)備自己已經(jīng)操作完成。停止停止信號在SDA置于低電平時，將SCL拉高并保持高電平，然后將SDA拉高。PS：在正常傳輸數(shù)據(jù)過程中，當(dāng)SCL處于高電平時，SDA上的值不應(yīng)該變化，防止意外產(chǎn)生一個停止信號。

停止信號

重復(fù)開始信號-repeated start condition
主設(shè)備可以發(fā)起多個開始信號來完成數(shù)據(jù)的傳輸，只要不發(fā)停止信號，總線上的其他主設(shè)備就不能占據(jù)這條總線，有時候發(fā)送完一組數(shù)據(jù)后，希望重新發(fā)數(shù)據(jù)，所以就有了重復(fù)開始信號。重復(fù)的開始信號為，SDA在SCL低電平時拉高，然后SCL拉高。

重復(fù)開始條件的傳輸時序如下圖所示：

時鐘拉伸-clock stretching
如果主設(shè)備發(fā)送的速度比從設(shè)備接收的速度快，因為是同步傳輸，可能就會出現(xiàn)問題，這時候，從設(shè)備可以通過控制時鐘線，要求主設(shè)備線暫停傳輸，這就叫時鐘拉伸。

通常時鐘都是由master提供的，slave只是在SDA上放數(shù)據(jù)或讀數(shù)據(jù)。而時鐘拉伸則是slave在master釋放SCL后，將SCL主動拉低并保持，此時要求master停止在SCL上產(chǎn)生脈沖以及在SDA上發(fā)送數(shù)據(jù)，直到slave釋放SCL，讓SCL變成高電平。之后，master便可以繼續(xù)正常的數(shù)據(jù)傳輸了?？梢姇r鐘拉伸實際上是利用了時鐘同步的機制，只是時鐘由slave產(chǎn)生。

如果系統(tǒng)中存在這種低速slave并且slave實現(xiàn)了clock stretching，則master必須實現(xiàn)為能夠處理這種情況，實際上大部分slave設(shè)備中不包含SCL驅(qū)動器的，因此無法拉伸時鐘。

包含時鐘拉伸的I2C數(shù)據(jù)傳輸時序圖為：

10-bit地址空間：
上面講到I2C支持10-bit的設(shè)備地址，此時的時序如下圖所示：

在10-bit地址的I2C系統(tǒng)中，需要兩幀來傳輸slave的地址。第一個幀的前5個bit固定為b11110，后接slave地址的高2位，第8位仍然是R/W位，接著是一個ACK位，然后再發(fā)送另外8bit的地址，發(fā)送完后從設(shè)備會給出應(yīng)答。

I2C的上拉電阻

I2C總線要求總線不工作的時候保持在高電平狀態(tài)，所以I2C總線默認(rèn)需要上拉電阻，而且上拉電阻的大小也會直接影響時序，一般是1.5K，2.2K，和4.7K。我工作到現(xiàn)在目前用的最多的電阻就是4.7K的。

上拉分為內(nèi)部上拉和外部上來，如果CPU有內(nèi)部上拉了，就沒有必要使用外部上拉了。

既然I2C就是通過高低電平來識別的，為什么還需要上拉電阻呢？直接搞一個VCC接上去不是更好嗎？歡迎評論回答。

與串行端口、SPI對比

串行端口

串行端口是異步的「不傳輸時鐘相關(guān)數(shù)據(jù)」，兩個設(shè)備在使用串口通信時，必須先約定一個數(shù)據(jù)傳輸速率，并且這兩個設(shè)備各自的時鐘頻率必須與這個速率保持相近，某一方的時鐘頻率相差很大都會導(dǎo)致數(shù)據(jù)傳輸混亂。

異步串行端口在每個數(shù)據(jù)幀中都要插入至少一個起始位和一個終止位，意味著每傳輸8bits的數(shù)據(jù)實際要花費10bits的傳輸時間，從而降低了數(shù)據(jù)傳輸速率。

另一個問題是異步串行端口的設(shè)計就是針對兩個設(shè)備之間通信的，那么如果有多個設(shè)備連接到一個串口上，就必須解決信號碰撞的問題(bus contention)，通常要通過額外硬件來完成。

最后就是數(shù)據(jù)傳輸速率，異步串行通信并沒有一個理論上的速率限制，大部分UART設(shè)備只支持一些特定的波特率，最高通常在230400bps左右。

SPI

SPI最明顯的缺點就是引腳數(shù)量，使用SPI總線相連的一個master和一個slave需要四根線（MISO/MOSI/SCK/CS），每增加一個slave，就需要在master上增加一個CS引腳。當(dāng)一個master接多個slaves的時候，瘋狂增長的引腳連接是難以忍受的，并且對緊湊的PCB layout是一個挑戰(zhàn)。

SPI總線上只允許有一個master，但可以有任意多個slaves（只受限于總線上設(shè)備的驅(qū)動程序的能力，以及設(shè)備上最多能有多少個CS引腳）。

SPI可以很好的用于高速率全雙工的連接「這個是SPI的優(yōu)點」，對一些設(shè)備可支持高達(dá)10MHz（10Mbps）的傳輸速率，因此SPI吞吐量大得多。SPI兩端的設(shè)備通常是一個簡單的移位寄存器，讓軟件的實現(xiàn)很簡單。

SPI的具體文章可以查看下面鏈接
SPI協(xié)議詳解

時鐘同步和仲裁

如果兩個master都想在同一條空閑總線上傳輸，此時必須能夠使用某種機制來選擇將總線控制權(quán)交給哪個master，這是通過時鐘同步和仲裁來完成的，而被迫讓出控制權(quán)的master則需要等待總線空閑后再繼續(xù)傳輸。在單一master的系統(tǒng)上無需實現(xiàn)時鐘同步和仲裁。

時鐘同步

時鐘同步是通過I2C接口和SCL之間的線“與”（wired-AND）來完成的，如果有多個master同時產(chǎn)生時鐘，那么只有所有master都發(fā)送高電平時，SCL上才表現(xiàn)為高電平，否則SCL都表現(xiàn)為低電平。

總線仲裁

總線仲裁和時鐘同步類似，當(dāng)所有master在SDA上都寫1時，SDA的數(shù)據(jù)才是1，只要有一個master寫0，那此時SDA上的數(shù)據(jù)就是0。一個master每發(fā)送一個bit數(shù)據(jù)，在SCL處于高電平時，就檢查看SDA的電平是否和發(fā)送的數(shù)據(jù)一致，如果不一致，這個master便知道自己輸?shù)糁俨?，然后停止向SDA寫數(shù)據(jù)。

也就是說，如果master一直檢查到總線上數(shù)據(jù)和自己發(fā)送的數(shù)據(jù)一致，則繼續(xù)傳輸，這樣在仲裁過程中就保證了贏得仲裁的master不會丟失數(shù)據(jù)。輸?shù)糁俨玫膍aster在檢測到自己輸了之后也不再產(chǎn)生時鐘脈沖，并且要在總線空閑時才能重新傳輸。仲裁的過程可能要經(jīng)過多個bit的發(fā)送和檢查。

所以，會存在一個情況，如果兩個master如果發(fā)送的時序和數(shù)據(jù)完全一樣，則兩個master都能正常完成整個的數(shù)據(jù)傳輸。