sequence機(jī)制

sequence機(jī)制用于產(chǎn)生激勵(lì)，它是UVM中最重要的機(jī)制之一。

在一個(gè)規(guī)范化的UVM驗(yàn)證平臺(tái)中，driver只負(fù)責(zé)驅(qū)動(dòng)transaction，而不負(fù)責(zé)產(chǎn)生transaction。雖然將激勵(lì)放在driver的main_phase中也是可行的，但是如果要對(duì)激勵(lì)作修改，則擴(kuò)展性較差，所以規(guī)范化的UVM驗(yàn)證平臺(tái)中，我們將激勵(lì)改為放在sequence中去寫。

sequence機(jī)制有兩大組成部分，一是sequence，二是sequencer。driver就負(fù)責(zé)驅(qū)動(dòng)激勵(lì)，激勵(lì)內(nèi)容由sequence完成。只有在sequencer的幫助下，sequence產(chǎn)生出的transaction才能最終送給driver。

sequence就像是一個(gè)彈夾，里面的子彈是transaction，而sequencer是一把

槍。

在不同的測(cè)試用例中，將不同的sequence設(shè)置成sequencer的main_phase的default_sequence。當(dāng)sequencer執(zhí)行到main_phase時(shí)，發(fā)現(xiàn)有default_sequence，那么它就啟動(dòng)sequence。

Sequence啟動(dòng)

當(dāng)定義完一個(gè)sequence后，可以使用start任務(wù)將其啟動(dòng)。

my_sequence my_seq;my_seq = my_sequence::type_id::create("my_seq");my_seq.start(sequencer);

除了上述直接啟動(dòng)之外，還可以使用default_sequence啟動(dòng)。

uvm_config_db#(uvm_object_wrapper)::set(this,"env.i_agt.sqr.main_phase","default_sequence",case0_sequence::type_id::get());

還可以先實(shí)例化要啟動(dòng)的sequence，之后再通過default_sequence啟動(dòng)：

function void my_case0::build_phase(uvm_phase phase);case0_sequence cseq;super.build_phase(phase);cseq = new("cseq");uvm_config_db#(uvm_sequence_base)::set(this,"env.i_agt.sqr.main_phase","default_sequence",cseq);endfunction

當(dāng)一個(gè)sequence啟動(dòng)后會(huì)自動(dòng)執(zhí)行sequence的body任務(wù)。其實(shí)，除了body外，還會(huì)自動(dòng)調(diào)用sequence的pre_body與post_body：

class case0_sequence extends uvm_sequence #(my_transaction);virtual task pre_body();`uvm_info("sequence0", "pre_body is called!!!", UVM_LOW)endtaskvirtual task post_body();`uvm_info("sequence0", "post_body is called!!!", UVM_LOW)endtaskvirtual task body();#100;`uvm_info("sequence0", "body is called!!!", UVM_LOW)endtask`uvm_object_utils(case0_sequence)endclass

sequence的仲裁機(jī)制

UVM支持在同一個(gè)sequencer上可以啟動(dòng)多個(gè)sequence。

在my_sequencer上同時(shí)啟動(dòng)了兩個(gè)sequence：sequence1和sequence2，代碼如下所示：

task my_case0::main_phase(uvm_phase phase); sequence0 seq0; sequence1 seq1; seq0 = new("seq0"); seq0.starting_phase = phase; seq1 = new("seq1"); seq1.starting_phase = phase; fork seq0.start(env.i_agt.sqr); seq1.start(env.i_agt.sqr); joinendtask

其中sequence0的定義為：

class sequence0 extends uvm_sequence #(my_transaction);virtual task body();
repeat (5) begin`uvm_do(m_trans)`uvm_info("sequence0", "send one transaction", UVM_MEDIUM)end#100;
endtask`uvm_object_utils(sequence0)endclass

sequence1的定義為：

class sequence1 extends uvm_sequence #(my_transaction);virtual task body();
repeat (5) begin`uvm_do_with(m_trans, {m_trans.pload.size < 500;})`uvm_info("sequence1", "send one transaction", UVM_MEDIUM)end#100;
endtask`uvm_object_utils(sequence1)endclass

當(dāng)使用uvm_do或者uvm_do_with宏時(shí)，產(chǎn)生的transaction的優(yōu)先級(jí)是默認(rèn)的優(yōu)先級(jí)，即-1，這個(gè)數(shù)值必須是一個(gè)大于等于-1的整數(shù)。數(shù)字越大，優(yōu)先級(jí)越高。

運(yùn)行如上代碼后，會(huì)顯示兩個(gè)sequence交替產(chǎn)生transaction：

# UVM_INFO my_case0.sv(15) @ 85900: uvm_test_top.env.i_agt.sqr@@seq0 [sequence0] send one transaction# UVM_INFO my_case0.sv(37) @ 112500: uvm_test_top.env.i_agt.sqr@@seq1 [sequence1] send one transaction# UVM_INFO my_case0.sv(15) @ 149300: uvm_test_top.env.i_agt.sqr@@seq0 [sequence0] send one transaction# UVM_INFO my_case0.sv(37) @ 200500: uvm_test_top.env.i_agt.sqr@@seq1 [sequence1] send one transaction# UVM_INFO my_case0.sv(15) @ 380700: uvm_test_top.env.i_agt.sqr@@seq0 [sequence0] send one transaction# UVM_INFO my_case0.sv(37) @ 436500: uvm_test_top.env.i_agt.sqr@@seq1 [sequence1] send one transaction

Sequence仲裁機(jī)制

1、transaction的優(yōu)先級(jí)

可以通過uvm_do_pri及uvm_do_pri_with改變所產(chǎn)生的transaction的優(yōu)先級(jí)：

class sequence0 extends uvm_sequence #(my_transaction);…10 virtual task body();…13 repeat (5) begin14 `uvm_do_pri(m_trans, 100)15 `uvm_info("sequence0", "send one transaction", UVM_MEDIUM)16 end17 #100;…20 endtask…23 endclass2425 class sequence1 extends uvm_sequence #(my_transaction);…32 virtual task body();…35 repeat (5) begin36 `uvm_do_pri_with(m_trans, 200, {m_trans.pload.size < 500;})37 `uvm_info("sequence1", "send one transaction", UVM_MEDIUM)38 end…42 endtask…45 endclass uvm_do_pri與uvm_do_pri_with的第二個(gè)參數(shù)是優(yōu)先級(jí)，這個(gè)數(shù)值必須是一個(gè)大于等于-1的整數(shù)。數(shù)字越大，優(yōu)先級(jí)越高。

但是運(yùn)行上述代碼，發(fā)現(xiàn)并沒有如預(yù)期的那樣，而是sequence0與sequence1交替產(chǎn)生transaction。這是因?yàn)?，在默認(rèn)情況下sequencer的仲裁算法是SEQ_ARB_FIFO。它會(huì)嚴(yán)格遵循先入先出的順序，而不會(huì)考慮優(yōu)先級(jí)。

但這里存在sequencer的仲裁算法：

SEQ_ARB_FIFO,SEQ_ARB_WEIGHTED,SEQ_ARB_RANDOM,SEQ_ARB_STRICT_FIFO,SEQ_ARB_STRICT_RANDOM,SEQ_ARB_USER

在默認(rèn)情況下sequencer的仲裁算法是SEQ_ARB_FIFO。它會(huì)嚴(yán)格遵循先入先出的順序，而不會(huì)考慮優(yōu)先級(jí)。

SEQ_ARB_WEIGHTED是加權(quán)的仲裁；

SEQ_ARB_RANDOM是完全隨機(jī)選擇；

SEQ_ARB_STRICT_FIFO是嚴(yán)格按照優(yōu)先級(jí)的，當(dāng)有多個(gè)同一優(yōu)先級(jí)的sequence時(shí)，按照先入先出的順序選擇；

SEQ_ARB_STRICT_RANDOM是嚴(yán)格按照優(yōu)先級(jí)的，當(dāng)有多個(gè)同一優(yōu)先級(jí)的sequence時(shí)，隨機(jī)從最高優(yōu)先級(jí)中選擇；

SEQ_ARB_USER則是用戶可以自定義一種新的仲裁算法。

因此，若想使優(yōu)先級(jí)起作用，應(yīng)該設(shè)置仲裁算法為SEQ_ARB_STRICT_FIFO或者SEQ_ARB_STRICT_RANDOM：

因此，my_case0代碼改為如下：

task my_case0::main_phase(uvm_phase phase);… env.i_agt.sqr.set_arbitration(SEQ_ARB_STRICT_FIFO); fork seq0.start(env.i_agt.sqr); seq1.start(env.i_agt.sqr); joinendtask

經(jīng)過如上的設(shè)置后，會(huì)發(fā)現(xiàn)直到sequence1發(fā)送完transaction后，sequence0才開始發(fā)送。

Sequence仲裁機(jī)制

2、sequence的優(yōu)先級(jí)

除transaction有優(yōu)先級(jí)外，sequence也有優(yōu)先級(jí)的概念。可以在sequence啟動(dòng)時(shí)指定其優(yōu)先級(jí)。

start任務(wù)的第一個(gè)參數(shù)是sequencer，第二個(gè)參數(shù)是parent sequence，可以設(shè)置為null，第三個(gè)參數(shù)是優(yōu)先級(jí)，如果不指定則此值為-1，它同樣不能設(shè)置為一個(gè)小于-1的數(shù)字。這個(gè)數(shù)值必須是一個(gè)大于等于-1的整數(shù)。數(shù)字越大，優(yōu)先級(jí)越高。

task my_case0::main_phase(uvm_phase phase); env.i_agt.sqr.set_arbitration(SEQ_ARB_STRICT_FIFO); fork seq0.start(env.i_agt.sqr, null, 100); seq1.start(env.i_agt.sqr, null, 200); joinendtask

運(yùn)行上述代碼，會(huì)發(fā)現(xiàn)sequence1中的transaction完全發(fā)送完后才發(fā)送sequence0中的transaction。

即不在uvm_do系列宏中指定優(yōu)先級(jí)。運(yùn)行上述代碼，會(huì)發(fā)現(xiàn)

sequence1中的transaction完全發(fā)送完后才發(fā)送sequence0中的transaction。所以，對(duì)sequence設(shè)置優(yōu)先級(jí)的本質(zhì)即設(shè)置其內(nèi)產(chǎn)生的

transaction的優(yōu)先級(jí)。

Sequencer lock操作

lock操作，就是sequence向sequencer發(fā)送一個(gè)請(qǐng)求，這個(gè)請(qǐng)求與其他sequence發(fā)送transaction的請(qǐng)求一同被放入sequencer的仲裁隊(duì)列中。當(dāng)其前面的所有請(qǐng)求被處理完畢后，sequencer就開始響應(yīng)這個(gè)lock請(qǐng)求，此后sequencer會(huì)一直連續(xù)發(fā)送此sequence的transaction，直到unlock操作被調(diào)用。從效果上看，此sequencer的所有權(quán)并沒有被所有的sequence共享，而是被申請(qǐng)lock操作的sequence獨(dú)占了。一個(gè)使用lock操作的sequence為：

class sequence1 extends uvm_sequence #(my_transaction); virtual task body(); repeat (3) begin `uvm_do_with(m_trans, {m_trans.pload.size < 500;}) `uvm_info("sequence1", "send one transaction", UVM_MEDIUM) end lock(); `uvm_info("sequence1", "locked the sequencer ", UVM_MEDIUM) repeat (4) begin `uvm_do_with(m_trans, {m_trans.pload.size < 500;}) `uvm_info("sequence1", "send one transaction", UVM_MEDIUM) end `uvm_info("sequence1", "unlocked the sequencer ", UVM_MEDIUM) unlock(); repeat (3) begin `uvm_do_with(m_trans, {m_trans.pload.size < 500;}) `uvm_info("sequence1", "send one transaction", UVM_MEDIUM) end endtaskendclass 將此sequence1與下面的sequence0在env.i_agt.sqr上啟動(dòng)，

3 class sequence0 extends uvm_sequence #(my_transaction);…10 virtual task body();…13 repeat (5) begin14 `uvm_do(m_trans)15 `uvm_info("sequence0", "send one transaction", UVM_MEDIUM)16 end17 #100;…20 endtask2122 `uvm_object_utils(sequence0)23 endclass

在env.i_agt.sqr上啟動(dòng)，

task my_case0::main_phase(uvm_phase phase);58 sequence0 seq0;59 sequence1 seq1;6061 seq0 = new("seq0");62 seq0.starting_phase = phase;63 seq1 = new("seq1");64 seq1.starting_phase = phase;65 fork66 seq0.start(env.i_agt.sqr);67 seq1.start(env.i_agt.sqr);68 join69 endtask 會(huì)發(fā)現(xiàn)在lock語句前，sequence0和seuquence1交替產(chǎn)生transaction；在lock語句后，一直發(fā)送sequence1的transaction，直到unlock語句被調(diào)用后，sequence0和seuquence1又開始交替產(chǎn)生transaction。

如果兩個(gè)sequence都試圖使用lock任務(wù)來獲取sequencer的所有權(quán)則會(huì)如何呢？答案是先獲得所有權(quán)的sequence在執(zhí)行完畢后才

會(huì)將所有權(quán)交還給另外一個(gè)sequence。

Sequence grab操作

與lock操作一樣，grab操作也用于暫時(shí)擁有sequencer的所有權(quán)，只是grab操作比lock操作優(yōu)先級(jí)更高。lock請(qǐng)求是被插入sequencer仲裁隊(duì)列的最后面，等到它時(shí)，它前面的仲裁請(qǐng)求都已經(jīng)結(jié)束了。grab請(qǐng)求則被放入sequencer仲裁隊(duì)列的最前面，它幾乎是一發(fā)出就擁有了sequencer的所有權(quán)。

class sequence1 extends uvm_sequence #(my_transaction); virtual task body(); repeat (3) begin `uvm_do_with(m_trans, {m_trans.pload.size < 500;}) `uvm_info("sequence1", "send one transaction", UVM_MEDIUM) end grab(); `uvm_info("sequence1", "grab the sequencer ", UVM_MEDIUM) repeat (4) begin `uvm_do_with(m_trans, {m_trans.pload.size < 500;}) `uvm_info("sequence1", "send one transaction", UVM_MEDIUM) end `uvm_info("sequence1", "ungrab the sequencer ", UVM_MEDIUM) ungrab(); repeat (3) begin `uvm_do_with(m_trans, {m_trans.pload.size < 500;}) `uvm_info("sequence1", "send one transaction", UVM_MEDIUM) end endtask `uvm_object_utils(sequence1)endclass

如果兩個(gè)sequence同時(shí)試圖使用grab任務(wù)獲取sequencer的所有權(quán)將會(huì)如何呢？這種情況與兩個(gè)sequence同時(shí)試圖調(diào)用lock函數(shù)一樣，在先獲得所有權(quán)的sequence執(zhí)行完畢后才會(huì)將所有權(quán)交還給另外一個(gè)試圖所有權(quán)的sequence。

如果一個(gè)sequence在使用grab任務(wù)獲取sequencer的所有權(quán)前，另外一個(gè)sequence已經(jīng)使用lock任務(wù)獲得了sequencer的所有權(quán)則會(huì)如何呢？答案是grab任務(wù)會(huì)一直等待lock的釋放。grab任務(wù)還是比較講文明的，雖然它會(huì)插隊(duì)，但是絕不會(huì)打斷別人正在進(jìn)行的事情。

Sequence的有效性

當(dāng)有多個(gè)sequence同時(shí)在一個(gè)sequencer上啟動(dòng)時(shí)，所有的sequence都參與仲裁，根據(jù)算法決定哪個(gè)sequence發(fā)送transaction。仲裁算法是由sequencer決定的，sequence除了可以在優(yōu)先級(jí)上進(jìn)行設(shè)置外，對(duì)仲裁的結(jié)果無能為力。

通過lock任務(wù)和grab任務(wù)，sequence可以獨(dú)占sequencer，強(qiáng)行使sequencer發(fā)送自己產(chǎn)生的transaction。同樣的，UVM也提供措施使sequence可以在一定時(shí)間內(nèi)不參與仲裁，即令此sequence失效。

sequencer在仲裁時(shí)，會(huì)查看sequence的is_relevant函數(shù)的返回結(jié)果。如果為1，說明此sequence有效，否則無效。因此可以通過重載is_relevant函數(shù)來使sequence失效：

文章內(nèi)容參考自：張強(qiáng)《UVM實(shí)戰(zhàn)》