1 引言

長期以來，外圍設(shè)備與主機(jī)CPU速度之間的不匹配始終困擾著人們，影響了計(jì)算機(jī)系統(tǒng)更迅速的發(fā)展，成為系統(tǒng)基本I/O的瓶頸問題。隨著計(jì)算機(jī)處理能力及存儲(chǔ)規(guī)模的迅速增長，這個(gè)問題表現(xiàn)得更加突出。為此人們采取了各種軟、硬件的方法，不斷地改善著CPU與I/O設(shè)備之間的接口性能。

目前，嵌入式系統(tǒng)已經(jīng)廣泛應(yīng)用于通信、消費(fèi)類電子產(chǎn)品等許多領(lǐng)域。然而，在許多應(yīng)用中，處理器的接口問題依然是制約系統(tǒng)性能的瓶頸。對于給定的設(shè)計(jì)，設(shè)計(jì)者面對這些紛繁蕪雜的接口標(biāo)準(zhǔn)選擇的余地并不大。他們一般根據(jù)系統(tǒng)所需的成本及功能選擇合適的標(biāo)準(zhǔn)產(chǎn)品，這可能導(dǎo)致接口標(biāo)準(zhǔn)沖突和引起互用性問題;或許設(shè)計(jì)者可能重新選擇與接口兼容的標(biāo)準(zhǔn)器件，但可能會(huì)造成不能滿足功能需要或系統(tǒng)的成本要求等。

在過去幾年里，用于消除IC、電路板和系統(tǒng)之間數(shù)據(jù)傳輸瓶頸的接口標(biāo)準(zhǔn)層出不窮，為通信系統(tǒng)器件所提供的接口技術(shù)種類繁多。在數(shù)字系統(tǒng)設(shè)計(jì)中解決接口和互用性問題顯得尤為重要， FPGA技術(shù)的迅速發(fā)展使得接口問題有了好的解決方案。例如，現(xiàn)有的高性能接口IP及高速物理I/O的FPGA，可滿足10Gb/s以上數(shù)據(jù)通道的通信系統(tǒng)的要求;可以用FPGA實(shí)現(xiàn)接口不兼容器件間的通信問題。因此本文將提出一種新的基于FPGA 的SPI 接口設(shè)計(jì)方法。

SPI(Serial Peripheral Interface)串行外設(shè)接口總線[1]是一種同步全雙工串行通信接口總線，由于其連線簡單，使用起來非常方便，故得到廣泛應(yīng)用。在很多新型器件如LCD模塊、FLASH、EEPROM存儲(chǔ)器、數(shù)據(jù)輸入、輸出設(shè)備上都采用了SPI接口。但在實(shí)際開發(fā)應(yīng)用中，若主控制器無SPI接口或需要與多個(gè)具有SPI接口的外設(shè)通信，就要使用主控制器的I/O

口通過軟件來模擬，這就在很大程度上限制了其應(yīng)用給數(shù)據(jù)傳輸帶來不便。在FPGA技術(shù)迅速發(fā)展的時(shí)代，解決這個(gè)問題最方便的辦法就是集成一個(gè)SPI核到芯片上。

這里根據(jù)業(yè)界通用的SPI總線的標(biāo)準(zhǔn)，設(shè)計(jì)一種可復(fù)用的高速SPI總線。設(shè)計(jì)過程中很多變量都采用參數(shù)形式，具體應(yīng)用于工程實(shí)踐時(shí)根據(jù)實(shí)際需要更改參數(shù)即可，充分體現(xiàn)了可復(fù)用性。

2 SPI 總線原理

SPI 總線由四根線組成：串行時(shí)鐘線(SCK)，主機(jī)輸出從機(jī)輸入線(MOSI)，主機(jī)輸入從機(jī)輸出線(MISO)，還有一根是從機(jī)選擇線(SS)，它們在與總線相連的各個(gè)設(shè)備之間傳送信息，其連接方式如圖1。

SPI 總線中所有的數(shù)據(jù)傳輸由串行時(shí)鐘SCK來進(jìn)行同步，每個(gè)時(shí)鐘脈沖傳送1 比特?cái)?shù)據(jù)。SCK 由主機(jī)產(chǎn)生，是從機(jī)的一個(gè)輸入。時(shí)鐘的相位(CPHA)與極性(CPOL)可以用來控制數(shù)據(jù)的傳輸。CPOL=“0”表示SCK 的靜止?fàn)顟B(tài)為低電平，CPOL =“1”則表示SCK 靜止?fàn)顟B(tài)為高電平。時(shí)鐘相位(CPHA)可以用來選擇兩種不同的數(shù)據(jù)傳輸模式。如果CPHA =“0”，數(shù)據(jù)在信號(hào)SS 聲明后的第一個(gè)SCK 邊沿有效。而當(dāng)CPHA=“1”時(shí), 數(shù)據(jù)在信號(hào)SS聲明后的第二個(gè)SCK 邊沿才有效。因此，主機(jī)與從機(jī)中SPI 設(shè)備的時(shí)鐘相位和極性必須要一致才能進(jìn)行通信。

SPI 可工作在主模式或從模式下。在主模式下，每一位數(shù)據(jù)的發(fā)送/接收需要1 次時(shí)鐘作用;而在從模式下， 每一位數(shù)據(jù)都是在接收到時(shí)鐘信號(hào)之后才發(fā)送/接收。1個(gè)典型的SPI系統(tǒng)包括一個(gè)主MCU和1個(gè)或幾個(gè)從外圍器件。

3 設(shè)計(jì)原理

本系統(tǒng)用硬件描述語言verilog描述，是可IP復(fù)用的通用結(jié)構(gòu)。

3.1 典型應(yīng)用

SPI 接口的典型應(yīng)用如圖2所示，微處理器與從設(shè)備通過發(fā)送指令的方式實(shí)現(xiàn)雙向數(shù)據(jù)傳輸。

3.2 模塊設(shè)計(jì)

根據(jù)SPI 總線的原理，本設(shè)計(jì)的SPI Master同SPI協(xié)議兼容，在主機(jī)側(cè)的設(shè)計(jì)相當(dāng)于wishbone總線[2]規(guī)范兼容的slave設(shè)備，總體架構(gòu)可分為以下3個(gè)功能模塊[3]：Clock generator、Serial interface、Wishbone interface如圖3所示。

3.2.1 時(shí)鐘產(chǎn)生模塊SPI-clgen設(shè)計(jì)

SPI時(shí)鐘分頻模塊中的時(shí)鐘信號(hào)的來源是外部系統(tǒng)提供的時(shí)鐘clk_in，此時(shí)鐘的頻率高于SPI總線使用的時(shí)鐘頻率，模塊會(huì)根據(jù)各個(gè)不同接口的時(shí)鐘分頻因子寄存器，產(chǎn)生相應(yīng)的時(shí)鐘輸出信號(hào)clk_out作為串行時(shí)鐘。由于SPI沒有應(yīng)答機(jī)制，所以傳輸時(shí)對時(shí)序的要求就相當(dāng)嚴(yán)格，為了能夠保證時(shí)序的可靠性，特別設(shè)計(jì)了一個(gè)無論對于奇分頻還是偶分頻都異常可靠的時(shí)鐘生成模塊產(chǎn)生傳輸所需要的串行時(shí)鐘。

此模塊重點(diǎn)考慮了奇分頻的情況，為了節(jié)省資源，對奇分頻的實(shí)現(xiàn)方式做了改動(dòng)同時(shí)也能實(shí)現(xiàn)偶分頻的情況，經(jīng)過這樣設(shè)計(jì)的時(shí)鐘分頻模塊能保證分頻出可靠的時(shí)鐘信號(hào)。對輸入主時(shí)鐘的同步奇整數(shù)分頻，可以簡單地用一個(gè)Moore機(jī)來實(shí)現(xiàn)。比如，5分頻的狀態(tài)圖如圖4所示，編碼采用Moore機(jī)而非Mealy機(jī)，雖然增加了狀態(tài)數(shù)，但增加了可靠性。

Master核系統(tǒng)輸入時(shí)鐘clk-in通過divider分頻產(chǎn)生clk-out，通過改變divider的值，可以實(shí)現(xiàn)任意分頻的時(shí)鐘輸出[4]。其頻率表達(dá)式如下：

用verilog語言描述時(shí)鐘產(chǎn)生模塊，用ISE綜合后，其生成電路如圖5所示。

3.2.2 串行接口模塊SPI-shift設(shè)計(jì)[5]

數(shù)據(jù)傳輸模塊是SPI的核心模塊。此模塊負(fù)責(zé)把并行進(jìn)來的數(shù)據(jù)串行傳出，串行進(jìn)來的數(shù)據(jù)并行傳出。對于并行進(jìn)來的數(shù)據(jù)位寬比較長，比如128位的數(shù)據(jù)時(shí)，為了提高傳輸?shù)乃俣?，本文設(shè)計(jì)工作中犧牲了資源改進(jìn)了以前的保守的SPI模塊。SPI Master核在主機(jī)側(cè)作為slave設(shè)備接收數(shù)據(jù)，同時(shí)作為master設(shè)備發(fā)送數(shù)據(jù)。此模塊verilog代碼經(jīng)ISE綜合后如圖6所示。

3.2.3 頂層TOP模塊

本文在分析協(xié)議的基礎(chǔ)上建立了高速可復(fù)用SPI總線的基本結(jié)構(gòu)，包括時(shí)鐘生成模塊，數(shù)據(jù)傳輸模塊，并用上層TOP模塊調(diào)用底層的兩個(gè)模塊。頂層模塊的重要作用就是讓分模塊能夠順利的運(yùn)作起來。所以此SPI核的頂層模塊要寫入控制字，通過狀態(tài)機(jī)控制調(diào)用時(shí)鐘生成模塊和數(shù)據(jù)傳輸模塊正常運(yùn)行。其經(jīng)ISE綜合后如圖7所示。

4 仿真與驗(yàn)證

將用verilog 描述好的SPI 接口電路用ISE進(jìn)行綜合，然后用modelsim 軟件進(jìn)行仿真[6]。在建立測試平臺(tái)時(shí)，首先要建立模擬Wishbone協(xié)議的master模塊，同時(shí)建立模擬SPI協(xié)議的slave模塊，再將接收/發(fā)送數(shù)據(jù)和地址進(jìn)行比較、校驗(yàn)。SPI-topTestbench總體架構(gòu)如圖8所示。

為了簡單仿真8bit數(shù)據(jù)傳輸[7]，首先進(jìn)行復(fù)位，然后設(shè)置寄存器，再進(jìn)行寄存器校驗(yàn)，無誤之后進(jìn)行8bit數(shù)據(jù)傳輸，在tx上升沿發(fā)送數(shù)據(jù)，rx下降沿接收數(shù)據(jù)，仿真波形如圖9所示。同理可以仿真64bit、128bit等數(shù)據(jù)傳輸仿真波形。

用ISE軟件進(jìn)行編譯，將生成的網(wǎng)表文件通過JTAG下載到xilinx 公司的spartan3 系列FPGA運(yùn)行，在ISE 的輔助分析下得到了正確的結(jié)果。

5 結(jié)束語

隨著半導(dǎo)體技術(shù)的進(jìn)步，F(xiàn)PGA 的價(jià)格越來越便宜， 工作頻率越來越高，使用FPGA 實(shí)現(xiàn)SPI 通信接口是切實(shí)可行的。

由于SPI對傳輸時(shí)序要求非常嚴(yán)格，所以本文工作中設(shè)計(jì)了一種比較可靠，穩(wěn)定的時(shí)鐘生成模塊，它對于奇偶分頻的情況分別考慮，從而避免了以往SPI總線中對系統(tǒng)時(shí)鐘奇分頻時(shí)會(huì)出現(xiàn)分頻出的時(shí)鐘不穩(wěn)定的問題。數(shù)據(jù)傳輸模塊采用較簡潔的并串互轉(zhuǎn)結(jié)構(gòu)，一次最多可傳輸128位，速度是遵守SPI協(xié)議的同類器件里較快的。并且從128位到8位可選具體一次要傳輸多少位，有別于以往一次傳輸?shù)奈粩?shù)為定值的情況。