在電子設(shè)計自動化（EDA）領(lǐng)域，設(shè)計規(guī)則檢查（DRC）是確保芯片設(shè)計符合制造工藝要求的關(guān)鍵環(huán)節(jié)。隨著芯片設(shè)計復(fù)雜度的不斷提高，DRC違規(guī)數(shù)量呈指數(shù)級增長，傳統(tǒng)的人工檢查方法已難以滿足高效、準(zhǔn)確的需求。機(jī)器學(xué)習(xí)（ML）技術(shù)的興起為DRC違規(guī)分類和定位帶來了新的機(jī)遇，通過訓(xùn)練模型自動識別和分類違規(guī)問題，能夠顯著提高檢查效率和準(zhǔn)確性。
在集成電路（IC）設(shè)計領(lǐng)域，隨著工藝節(jié)點的不斷縮小和設(shè)計復(fù)雜度的急劇增加，傳統(tǒng)的設(shè)計驗證流程面臨著巨大的挑戰(zhàn)。左移（Shift Left）策略作為一種新興的設(shè)計方法，旨在將驗證活動提前到設(shè)計流程的早期階段，以便盡早發(fā)現(xiàn)和解決問題，從而降低后期修復(fù)成本，提高設(shè)計質(zhì)量和效率。Calibre DesignEnhancer作為一款先進(jìn)的電子設(shè)計自動化（EDA）工具，提供了強(qiáng)大的早期EMIR（電遷移/電壓降/可靠性）簽核驗證功能，為左移策略的實施提供了有力支持。
隨著半導(dǎo)體技術(shù)的飛速發(fā)展，3D集成電路（3D IC）憑借其高集成度、低功耗和卓越性能等優(yōu)勢，成為推動電子系統(tǒng)持續(xù)進(jìn)步的關(guān)鍵力量。然而，3D IC的復(fù)雜結(jié)構(gòu)以及日益嚴(yán)苛的性能和可靠性要求，使得在其整個生命周期內(nèi)進(jìn)行持續(xù)維護(hù)和優(yōu)化變得至關(guān)重要。硅生命周期管理（SLM）作為一種新興范式，通過監(jiān)控、分析和優(yōu)化半導(dǎo)體器件的設(shè)計、制造、測試和部署過程，為3D IC的發(fā)展提供了有力支持。
隨著芯片設(shè)計復(fù)雜度的提升，Chiplet（芯粒）技術(shù)憑借其高良率、低成本和異構(gòu)集成優(yōu)勢成為行業(yè)焦點。然而，Chiplet間通過高密度互連（如硅中介層或再分布層RDL）實現(xiàn)的高速鏈路，面臨信號完整性的嚴(yán)峻挑戰(zhàn)。特別是在數(shù)據(jù)速率達(dá)到56Gbps甚至更高的場景下，串?dāng)_、反射和損耗等問題尤為突出。本文將探討光電混合建模與S參數(shù)提取技術(shù)在Chiplet間高速鏈路信號完整性仿真中的應(yīng)用。
隨著半導(dǎo)體工藝節(jié)點進(jìn)入7nm/5nm之后，2.5D/3D IC憑借先進(jìn)封裝（Interposer、TSV）實現(xiàn)Die - to - Die互連，成為后摩爾時代提升系統(tǒng)效能、縮小芯片面積并整合不同功能的核心驅(qū)動力。然而，2.5D/3D IC的電源完整性面臨諸多挑戰(zhàn)，如高功耗、散熱問題以及熱應(yīng)力形變等。在此背景下，mPower工具憑借其多物理場協(xié)同分析能力，為解決這些問題提供了有效方案。
醫(yī)療電子設(shè)備在現(xiàn)代醫(yī)療中扮演著至關(guān)重要的角色，其電磁兼容性（EMC）設(shè)計直接關(guān)系到設(shè)備的性能、安全性以及患者的健康。醫(yī)療環(huán)境復(fù)雜，存在大量電磁干擾源，如MRI、超聲波設(shè)備等，因此醫(yī)療電子設(shè)備必須具備良好的EMC性能。本文將詳細(xì)闡述醫(yī)療電子設(shè)備從電路抗干擾設(shè)計到輻射合規(guī)性測試的全流程。
在數(shù)字集成電路設(shè)計中，時鐘門控技術(shù)是降低動態(tài)功耗的關(guān)鍵手段。隨著芯片規(guī)模和復(fù)雜度的不斷增加，對時鐘門控技術(shù)的優(yōu)化需求也日益迫切。ODCG（Optimized Dynamic Clock Gating）和SDCG（Smart Dynamic Clock Gating）作為先進(jìn)的時鐘門控技術(shù)，結(jié)合可達(dá)性分析，能夠進(jìn)一步提升時鐘門控的效果，實現(xiàn)更高效的功耗優(yōu)化。
本文探討了電子設(shè)計自動化（EDA）領(lǐng)域中基于引腳間吸引力的時序建模方法。首先介紹了歐式距離損失函數(shù)在時序建模中的應(yīng)用，隨后詳細(xì)闡述了如何利用GPU加速技術(shù)優(yōu)化時序建模過程，提高計算效率，并通過實際代碼示例展示了相關(guān)實現(xiàn)。
隨著人工智能技術(shù)的飛速發(fā)展，脈沖神經(jīng)網(wǎng)絡(luò)（SNN）憑借其事件驅(qū)動和高能效的特點，在能源受限的邊緣計算場景中展現(xiàn)出巨大潛力。然而，SNN在邊緣設(shè)備上的廣泛應(yīng)用也面臨著新的安全挑戰(zhàn)，其中基于DRAM位翻轉(zhuǎn)的能耗攻擊成為亟待解決的問題。
在芯片設(shè)計領(lǐng)域，隨著晶體管數(shù)量呈指數(shù)級增長，為百億量級晶體管設(shè)計最優(yōu)布局成為亟待解決的難題。傳統(tǒng)布局方法在精度與效率、局部與整體之間存在沖突，難以滿足現(xiàn)代芯片設(shè)計需求。南京大學(xué)人工智能學(xué)院LAMDA組錢超教授團(tuán)隊在電子設(shè)計自動化（EDA）領(lǐng)域的突破性成果，為解決這一問題提供了新思路。
隨著大語言模型（LLM）在自然語言處理領(lǐng)域的廣泛應(yīng)用，將其部署到端側(cè)設(shè)備（如智能手機(jī)、物聯(lián)網(wǎng)設(shè)備等）成為研究熱點。然而，端側(cè)設(shè)備資源受限，如計算能力、內(nèi)存等，使得大語言模型的直接部署面臨巨大挑戰(zhàn)。為了解決這一問題，本文提出一種基于時空相似性的加速框架，通過輕量級預(yù)測與流水化執(zhí)行，提高大語言模型在端側(cè)的運行效率。
視頻Transformer模型在視頻理解、動作識別等任務(wù)中展現(xiàn)出強(qiáng)大性能，然而其高計算復(fù)雜度和內(nèi)存消耗限制了實際應(yīng)用。為解決這一問題，本文從算法和硬件層面出發(fā)，探討視頻Transformer模型的稀疏化加速方法，包括算法冗余剪枝和硬件并行架構(gòu)設(shè)計。
本文探討基于莫頓編碼的點云神經(jīng)網(wǎng)絡(luò)混合精度量化技術(shù)，重點闡述其硬件加速器設(shè)計思路及能效提升實踐，為點云處理應(yīng)用提供高效解決方案。
隨著摩爾定律逼近物理極限，Chiplet（芯粒）技術(shù)通過將大型SoC（系統(tǒng)級芯片）解構(gòu)為可獨立制造的模塊化芯粒，成為延續(xù)半導(dǎo)體性能提升的關(guān)鍵路徑。然而，Chiplet設(shè)計面臨三大核心挑戰(zhàn)：異構(gòu)芯粒間的互連性能瓶頸、多物理場耦合效應(yīng)的精確建模，以及復(fù)雜架構(gòu)下的自動化設(shè)計效率。比昂芯科技推出的BTD-Chiplet 2.0平臺，通過AI驅(qū)動的自動化布線算法與多物理場仿真引擎，為Chiplet設(shè)計提供了從架構(gòu)探索到物理實現(xiàn)的完整解決方案。
在電子技術(shù)飛速發(fā)展的今天，電源 PCB(印刷電路板)設(shè)計在各種電子設(shè)備中扮演著至關(guān)重要的角色。隨著信號頻率的不斷提高和電路復(fù)雜度的增加，阻抗匹配問題成為影響電源 PCB 性能的關(guān)鍵因素之一。阻抗不連續(xù)現(xiàn)象的出現(xiàn)，會對電源信號的傳輸產(chǎn)生嚴(yán)重干擾，導(dǎo)致設(shè)備性能下降，甚至無法正常工作。因此，深入研究電源 PCB 設(shè)計中阻抗不連續(xù)的原因、影響及解決方法，具有重要的理論和實際意義。
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