一、什么是加法器

加法器是為了實現(xiàn)加法的。

即是產(chǎn)生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進(jìn)位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進(jìn)位數(shù)為輸入，而和數(shù)與進(jìn)位為輸出則為全加器。常用作計算機(jī)算術(shù)邏輯部件，執(zhí)行邏輯操作、移位與指令調(diào)用。

對于1位的二進(jìn)制加法，相關(guān)的有五個的量：1，被加數(shù)A，2，被加數(shù)B，3，前一位的進(jìn)位CIN，4，此位二數(shù)相加的和S，5，此位二數(shù)相加產(chǎn)生的進(jìn)位COUT。前三個量為輸入量，后兩個量為輸出量，五個量均為1位。

對于32位的二進(jìn)制加法，相關(guān)的也有五個量：1，被加數(shù)A(32位)，2，被加數(shù)B(32位)，3，前一位的進(jìn)位CIN(1位)，4，此位二數(shù)相加的和S(32位)，5，此位二數(shù)相加產(chǎn)生的進(jìn)位COUT(1位)。

要實現(xiàn)32位的二進(jìn)制加法，一種自然的想法就是將1位的二進(jìn)制加法重復(fù)32次(即逐位進(jìn)位加法器)。這樣做無疑是可行且易行的，但由于每一位的CIN都是由前一位的COUT提供的，所以第2位必須在第1位計算出結(jié)果后，才能開始計算;第3位必須在第2位計算出結(jié)果后，才能開始計算，等等。而最后的第32位必須在前31位全部計算出結(jié)果后，才能開始計算。這樣的方法，使得實現(xiàn)32位的二進(jìn)制加法所需的時間是實現(xiàn)1位的二進(jìn)制加法的時間的32倍。

基本方法

可以看出，上法是將32位的加法1位1位串行進(jìn)行的，要縮短進(jìn)行的時間，就應(yīng)設(shè)法使上敘進(jìn)行過程并行化。

類型

以單位元的加法器來說，有兩種基本的類型：半加器和全加器。

半加器有兩個輸入和兩個輸出，輸入可以標(biāo)識為 A、B 或 X、Y，輸出通常標(biāo)識為合 S 和進(jìn)制 C。A 和 B 經(jīng) XOR 運(yùn)算后即為 S，經(jīng) AND 運(yùn)算后即為 C。

全加器引入了進(jìn)制值的輸入，以計算較大的數(shù)。為區(qū)分全加器的兩個進(jìn)制線，在輸入端的記作 Ci 或 Cin，在輸出端的則記作 Co 或 Cout。半加器簡寫為 H.A.，全加器簡寫為 F.A.。

半加器：半加器的電路圖半加器有兩個二進(jìn)制的輸入，其將輸入的值相加，并輸出結(jié)果到和(Sum)和進(jìn)制(Carry)。半加器雖能產(chǎn)生進(jìn)制值，但半加器本身并不能處理進(jìn)制值。

全加器：全加器三個二進(jìn)制的輸入，其中一個是進(jìn)制值的輸入，所以全加器可以處理進(jìn)制值。全加器可以用兩個半加器組合而成。

注意，進(jìn)制輸出端的最末個 OR閘，也可用 XOR閘來代替，且無需更改其余的部分。因為 OR 閘和 XOR 閘只有當(dāng)輸入皆為 1 時才有差別，而這個可能性已不存在。

二、加法器原理

設(shè)一個n位的加法器的第i位輸入為ai、bi、ci，輸出si和ci+1，其中ci是低位來的進(jìn)位，ci+1(i=n-1，n-2，…，1，0)是向高位的進(jìn)位，c0是整個加法器的進(jìn)位輸入，而cn是整個加法器的進(jìn)位輸出。則和

si=aiii+ibii+iici+aibici ，(1)進(jìn)位ci+1=aibi+aici+bici ，(2)

令 gi=aibi， (3)

pi=ai+bi， (4)

則 ci+1= gi+pici， (5)

只要aibi=1，就會產(chǎn)生向i+1位的進(jìn)位，稱g為進(jìn)位產(chǎn)生函數(shù);同樣，只要ai+bi=1，就會把ci傳遞到i+1位，所以稱p為進(jìn)位傳遞函數(shù)。把式(5)展開，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0(6) 。

隨著位數(shù)的增加式(6)會加長，但總保持三個邏輯級的深度，因此形成進(jìn)位的延遲是與位數(shù)無關(guān)的常數(shù)。一旦進(jìn)位(c1~cn-1)算出以后，和也就可由式(1)得出。

使用上述公式來并行產(chǎn)生所有進(jìn)位的加法器就是超前進(jìn)位加法器。產(chǎn)生gi和pi需要一級門延遲，ci 需要兩級，si需要兩級，總共需要五級門延遲。與串聯(lián)加法器(一般要2n級門延遲)相比，(特別是n比較大的時候)超前進(jìn)位加法器的延遲時間大大縮短了。

三、反相加法器等效原理圖

反相加法器電路，又稱為反相求和電路，是指一路以上輸入信號進(jìn)入反相輸入端，輸出結(jié)果為多路信號相加之絕對值(電壓極性相反)。如圖中的a電路，當(dāng)R1=R2=R3=R4時，其輸出電壓=IN1+IN2+IN3的絕對值，即構(gòu)成反相加法器電路。當(dāng)R4》R1時，電路兼有信號放大作用。

圖 反相加法器和原理等效圖

反相加法器的基本電路結(jié)構(gòu)為反相放大器，由其“虛地”特性可知，兩輸入端俱為0V地電位。這就決定了電路的控制目的，是使反相輸入端電位為0V(同相輸入端目標(biāo)值為0V)。以上圖a電路電路參數(shù)和輸入信號值為例進(jìn)行分析，則可得出如上圖b所示的等效圖。反相加法器的偏置電路總體上仍為串聯(lián)分壓的電路形式，但輸入回路中又涉及了電阻并聯(lián)分流的電路原理，可列等式：IR4=IR1+IR2+IR3。反相加法器的“機(jī)密”由此得以披露。

由于反相輸入端為地電位0V，因而當(dāng)輸入信號IN3=0V時該支路無信號電流產(chǎn)生，相當(dāng)于沒有信號輸入，由此變?yōu)镮N1+IN2=-OUT。當(dāng)IR1(1V/10k)=0.1mA，IR2(1V/10k)=0.1mA，此時只有當(dāng)OUT輸出為-2V時，才滿足IR4=IR1+IR2的條件。

若將原理等效圖進(jìn)一步化簡(見圖中的c電路)，一個非常熟悉的身影便會映入我們的腦海：這不就是反相放大器電路嗎?是的，沒錯，反相求和(反相加法器)電路，就是反相(含放大和衰減)器啊。

實際應(yīng)用中，因同相加法器存在明顯缺陷，因輸入阻抗極高，信號輸入電流只能經(jīng)多個IN端自成回路(會造成輸入信號電壓相互牽涉而變化導(dǎo)致較大的運(yùn)算誤差)，除非各種IN信號源內(nèi)阻非常小，才不會影響計算精度。因而應(yīng)用較少。反相求和電路因其“虛地”特性，輸入阻抗極低，使各路信號輸入電流以“匯流模式”進(jìn)入輸入端，不會造成各輸入信號之間的電流流動，故能保障運(yùn)算精度，應(yīng)用較多。

四、反相加法器電路與原理(圖)