從cpu的指令執(zhí)行頻率上看，算術邏輯單元、程序計數(shù)器、協(xié)處理器是cpu中使用頻率最多的模塊，而加法器正是這些模塊的核心部件，幾乎所有的關鍵路徑都與之有關，因而設計一種通用于這些模塊的加法器是整個cpu設計中關鍵的一步。為此，筆者根據(jù)32位cpu的400mhz主頻的要求，結合cpu流水線結構，借鑒各種算法成熟的加法器，提出一種電路設計簡單、速度快、功耗低、版圖面積小的32位改進定點加法器的設計方案。

1 設計思想

對于高性能cpu中使用的加法器，速度顯然是第一位的，所以考慮采用并行計算的方法，并且在電路的設計上采用少量的器件來獲得速度上的巨大提升。從面積有度出發(fā)，鏈式進位加法器（ripple-carry adder）的器件最少，面積最小，版圖工作量也最小，可是由于加法器的高位進位要等待低位的運算結束后才能得到，所以沒有辦法在速度上達到要求。鑒于此，采用類似于鏈式加法器的 結構。 省先從進位選擇加法器（carry-select adder）得到提示，將32位加法器一分為二，分為低16位加法器和高16位加法器，再將低16位加法器的進位輸出作為選擇信號，用于選擇高16位加法器的和及第27位的進位輸出（這個進位輸出要在溢出邏輯判斷中使用，而普通的加法器則不用產(chǎn)生進位）。通過這樣的處理，將一個32位的加法器簡化就成了兩上16位的加法器，如圖1所示。
另外，從超前進位加法器（carry-look-ahead adder）獲得提示，在超前進位加法器中引入中間變量g和p用于加速進位鏈的速度。而g和p在邏輯表達式上與前一級的進位無關，只與每一級的操作數(shù)輸入有關，而且它們又是構成本級進位的必要部分。在微處理器的數(shù)據(jù)通道上，數(shù)據(jù)傳輸是并行進行的，即兩個32位操作數(shù)幾乎同一時間到達時加法器。所以，g和p不論是加法器的最低位還是加法器的最高位，幾乎都可以在相同的時間內(nèi)得到，因而進位鏈上就可以借鑒這個特點加速進位的傳遞。以一個四位加法器為例，有如下的邏輯推導過程：

c4=c3p4+g4=（c2p3+g3）·p4=g4=c2p3p4+g3p4+g4=(c1p2+g2) ·p3·p4+g3p4+g4=c1p2p3p4+g2p3p4+g3p4=(c0p1+g1) ·(p2p3p4)+(g2p3p4+g3p4+g4)=c0·(p1p2p3p4)+(g1p2p3p4+g2p3p4+g3p4+g4)

令上式中p1p2p3p4為pgroup，g1p2p3p4+g2p3p4+g3p4+g4為ggroup，如果將32位加法器劃分為若干的小塊，則每一個小塊都可以有自己相對應的ggroup和pgroup。由此可知對于整個加法器的時延來說，關鍵路徑的時延總值可以由三部分組成：①產(chǎn)生ggroup和pgroup的時延；②進位傳遞邏輯上的器件時延；③加法器進位鏈上的導線時延。對于這三類時延，時延①與時延（②+③）存在重疊的部分，于是使這兩類時延合理銜接，可以使得進位鏈上的邏輯級數(shù)最小，從而使得電路上的傳輸時延達到最小上。

2 具體實現(xiàn)

2．1 4位加法器模塊的實現(xiàn)

在具體的電路設計中，先將32位數(shù)據(jù)通道劃分成了高低兩部分，然后以4位為單位劃分成更小的模塊。這些模塊在結構上是基本一致的，但在功能上要完成本模塊四組操作數(shù)（a[k:k+3]和b[k:k+3]）與進位ck的加法運算，并要產(chǎn)生模塊的中間變量ggroup和pgroup的運算。

對于單一的每一位，定義它的g和p分別為：gi=aibi,pi=ai+bi,加法器的和sumi=ai+bi+ci-1=pi+ci-1,考慮到器件的實際驅動能力，結合加法器的另一個功能——減法運算，設計出如圖2所示的帶減法功能的一位加法器電路。
點擊看原圖設計的4位加法器進位鏈如圖3所示，除c0外，輸入（pi和gi）都是由圖2的一位加法器產(chǎn)生的，所有4位進位鏈ci都按超前進位加法器連接方式直接接入相應位置。由此可以看出，進位信號到達各位的邏輯級數(shù)是相當?shù)?，只要在進位信號到達之間使所有的中間信號gi和pi都能及時產(chǎn)生，就能及時得到每一位的和（sum）。
點擊看原圖
圖4是產(chǎn)